一种新的芯片测试结构制造技术

本发明专利技术公开了一种晶圆可接受性测试的方法，述方法包括：在所述第一梳状金属线上施加高电压，同时在所述第二梳状金属线上施加中电压，并保持全部的所述多晶硅接地；若测得所述多晶硅的电流超出规格，则表明是所述接触孔和所述多晶硅之间存在泄漏；若测得所述多晶硅的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效；通过本发明专利技术的使用，可以在帮助生产线在第一时间发现层间介电质孔洞、接触孔和多晶硅之间的孔洞等工艺缺陷，及时做出调整；并且由于本发明专利技术可同时监控多个工艺问题，大大减小了测试结构面积，降低了包含测试在内的生产成本。

【技术实现步骤摘要】
一种新的芯片测试结构
本专利技术涉及一种测试结构，尤其涉及一种新的芯片测试结构。
技术介绍
在半导体芯片制造工艺中，存在各种各样的工艺问题，会造成各种芯片失效；为了及时发现这些失效，以便生产线能够第一时间做出改进，各种各样的晶圆接受度测试结构被设计和测试；比如测试邻近金属线间绝缘性的金属线梳状结构；半导体芯片的层间介质隔离制造工艺中，可能由于沉积条件不佳造成层间介质隔离氮化硅层出现拐角处的孔洞，也有可能由于填充能力不佳造成层间介质隔离氧化硅在中间出现孔洞，从而造成后续二极管工艺完成后相邻的二极管短路在一起；还有就是二极管和衬垫之间的漏电失效，或者是常见的金属线之间的漏电失效；但是目前并没有一个测试结构能同时测试这些项目。中国专利(CN103413771A)公开一种晶圆可接受测试机台的派工方法，包括如下步骤：步骤1.设定派工规则；步骤2.对在在线监控测试区域的产品归类排序、检查计算，由派工系统派工，得到初级产品；步骤3.由传送系统将初级产品传送至最终出货测试区域，二次归类排序、二次检查计算，由派工系统二次派工。本专利技术设定派工规则，分别定义各类别产品在InlineWAT区域和FinalWAT区域的排序，并按照派工规则对WAT机台派工，通过检查计算，每次安排一批产品进行测试，及时高效地完成WAT区域的测试过程；实现了WAT机台无人操作的自动化派工生产，最大限度的发挥了WAT区域的WAT机台的产能。中国专利(CN102339816A)公开了一种晶圆测试键结构及晶圆测试方法。根据本专利技术的晶圆测试键结构包括多个测试键，所述多个测试键排成一行，并且所述多个测试键在排列方向上具有不均匀的宽度。所述多个测试键被分为第一组和第二组，所述第一组的测试键与所述第二组的测试键间隔布置，并且所述第一组的测试键在排列方向上的宽度相同，并且所述第二组的测试键在排列方向上的宽度相同。通过采用所述结构，使得根据本专利技术的晶圆测试键结构可通用于晶圆可接受性测试以及晶圆射频测试。
技术实现思路
有鉴于此，本专利技术提出一种新的芯片测试结构，以解决上述层间介质隔离氮化硅层出现拐角处的孔洞，层间介质隔离氧化硅在中间出现孔洞，二极管短路在一起，二极管和衬垫之间的漏电失效，或者是常见的金属线之间的漏电失效的问题。为达到上述目的，本专利技术的技术方案是这样实现的：一种芯片测试结构，其中，包括梳状金属线、条状金属线、若干条互相之间平行排列的有源区、若干条互相之间平行排列的多晶硅和若干接触孔；若干所述多晶硅位于若干所述有源区的上层，且若干所述有源区与若干所述多晶硅在水平面内的投影互相垂直；所述梳状金属线位于所述多晶硅的上部，若干所述有源区通过若干所述接触孔连接于所述梳状金属线；所述条状金属线位于若干所述多晶硅的上部，若干所述多晶硅通过若干所述接触孔连接于所述条状金属线。上述新的芯片测试结构，其中，所述梳状金属线包括第一梳状金属线和第二梳状金属线。上述新的芯片测试结构，其中，若干所述有源区包括若干第一有源区和若干第二有源区。上述新的芯片测试结构，其中，所述若干第一有源区通过若干所述接触孔与所述第一梳状金属线连接。上述新的芯片测试结构，其中，所述若干第二有源区通过若干所述接触孔与所述第二梳状金属线连接。一种晶圆可接受性测试的方法，其中，采用如权利要求2-5中任意一项所述的测试结构，所述方法包括：在所述第一梳状金属线上施加高电压，同时在所述第二梳状金属线上施加中电压，并保持全部的所述多晶硅接地；若测得所述梳状金属线上电流超出规格，并且多晶硅的电流也超出规格，则表明是所述接触孔和所述多晶硅之间存在泄漏；若测得所述梳状金属线上电流超出规格，但多晶硅的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效。本专利技术由于采用了上述技术，产生的积极效果是：通过本专利技术的使用，可以在帮助生产线在第一时间发现层间介电质孔洞、接触孔和多晶硅之间的孔洞等工艺缺陷，及时做出调整；并且由于本专利技术可同时监控多个工艺问题，大大减小了测试结构面积，降低了包含测试在内的生产成本。附图说明构成本专利技术的一部分的附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本专利技术的一种新的芯片测试结构的结构示意图；图2为本专利技术的一种新的芯片测试结构中出现问题的结构示意图。具体实施方式下面结合附图和具体实施例对本专利技术作进一步说明，但不作为本专利技术的限定。实施例：请结合图1所示，本专利技术的一种芯片测试结构，包括梳状金属线、条状金属线7、若干条互相之间平行排列的有源区、若干条互相之间平行排列的多晶硅6和若干接触孔1；若干多晶硅6位于若干有源区的上层，且若干有源区与若干多晶硅6在水平面内的投影互相垂直；梳状金属线位于多晶硅6的上部，若干有源区通过若干接触孔1连接于梳状金属线；条状金属线7位于若干多晶硅6的上部，若干多晶硅6通过若干接触孔1连接于条状金属线7。本专利技术在上述基础上还具有以下实施方式，请继续参见图1所示，本专利技术的进一步实施例中，梳状金属线包括第一梳状金属线4和第二梳状金属线5。本专利技术的进一步实施例中，若干有源区包括若干第一有源区2和若干第二有源区3。本专利技术的进一步实施例中，若干第一有源区2通过若干接触孔1与第一梳状金属线4连接。本专利技术的进一步实施例中，若干第二有源区3通过若干接触孔1与第二梳状金属线5连接。本专利技术还包括一种晶圆可接受性测试的方法，采用上述中任意一项的测试结构，方法包括：在第一梳状金属线4上施加高电压，同时在第二梳状金属线5上施加中电压，并保持全部的多晶硅6接地；若测得所述梳状金属线上电流超出规格，并且多晶硅的电流也超出规格，则表明是所述接触孔1和所述多晶硅6之间存在泄漏；若测得所述梳状金属线上电流超出规格，但多晶硅的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效(未示出)。使用者可根据以下说明进一步的认识本专利技术的特性及功能，在半导体芯片制造工艺中，为了及时发现这些失效，各种各样的晶圆接受度测试结构被设计和测试。半导体芯片的层间介质隔离制造工艺中，可能由于沉积条件不佳造成层间介质隔离氮化硅层出现拐角处的孔洞，也有可能由于填充能力不佳造成层间介质隔离氧化硅在中间出现孔洞，从而造成后续二极管工艺完成后相邻的二极管短路在一起，接触孔和多晶硅之间的漏电失效，和金属线之间的漏电失效。本专利技术为了解决上述的问题，在实际晶圆接受度测试中放入本专利技术的测试结构后，可同时监控层间介质隔离孔洞、二极管和衬垫之间的失效和金属线。通过测试第一梳状金属线和第二梳状金属线之间的电流，监控层间介质隔离孔洞和金属线；通过测试条状金属线和第一梳状金属线和第二梳状金属线之间的电流，可以监控接触孔1和多晶硅6之间的失效关系，具体方案如下，在测试芯片时，在第一梳状金属线4上施加高压电，在第二梳状金属线5上施加中压电，条状金属线7接地；测量时如果多晶硅6的电流超出规格，则表明是接触孔1和多晶硅6之间存在泄漏，若测得多晶硅6的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效。图2中A为金属线间失效，如图2所示，金属线间的失效可以是第一梳状金属线4的两条金属线之间的失效，可以是第二梳状金属线5的两条金属线之间的失效，也可以是第一梳状金属线4和第二梳状本文档来自技高网...

【技术保护点】
一种芯片测试结构，其特征在于，包括梳状金属线、条状金属线、若干条互相之间平行排列的有源区、若干条互相之间平行排列的多晶硅和若干接触孔；若干所述多晶硅位于若干所述有源区的上层，且若干所述有源区与若干所述多晶硅在水平面内的投影互相垂直；所述梳状金属线位于所述多晶硅的上部，若干所述有源区通过若干所述接触孔连接于所述梳状金属线；所述条状金属线位于若干所述多晶硅的上部，若干所述多晶硅通过若干所述接触孔连接于所述条状金属线。

【技术特征摘要】
1.一种芯片测试结构，其特征在于，包括梳状金属线、条状金属线、若干条互相之间平行排列的有源区、若干条互相之间平行排列的多晶硅和若干接触孔；若干所述多晶硅位于若干所述有源区的上层，且若干所述有源区与若干所述多晶硅在水平面内的投影互相垂直；所述梳状金属线位于所述多晶硅的上部，若干所述有源区通过若干所述接触孔连接于所述梳状金属线；所述条状金属线位于若干所述多晶硅的上部，若干所述多晶硅通过若干所述接触孔连接于所述条状金属线。2.如权利要求1所述的芯片测试结构，其特征在于，所述梳状金属线包括第一梳状金属线和第二梳状金属线。3.如权利要求2所述的芯片测试结构，其特征在于，若干所述有源区包括若干第一有源区和若干第二有源区。4...

【专利技术属性】
技术研发人员：陈强，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31