一种半导体器件的检测结构制造技术

本发明专利技术涉及一种半导体器件的检测结构，至少包括并联连接于第一电源和第二电源之间的第一反相器和第二反相器；其中，所述第一反相器的输出端连接于所述第一反相器的输入端，所述第二反相器的输入端连接于所述第一反相器的输入端；所述第一反相器的输入端连接输入电压，通过检测所述第二反相器的输出电压，以确定所述半导体器件的失配性能。本发明专利技术提供了一种新的用来表征MOS管失配的检测结构，所述检测机构包括两个或者多个反相器，其中所述第一反相器的输入端和输出端连接在一起，同时剩余的反相器的输入端也连接至V1，然后依次考察剩余反相器的输出电压Vout，本发明专利技术所述检测结构可以更加高效的优化器件的工艺过程，以及实现对芯片上（on-chip）的监控。

【技术实现步骤摘要】
一种半导体器件的检测结构
本专利技术涉及半导体领域，具体地，本专利技术涉及一种半导体器件的检测结构。
技术介绍
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。这些改进对于单个器件的寿命影响非常大，可能造成局部区域的脆弱性增加、功率密度的提高、器件的复杂性增加以及引入新的失效机制，同时较小的容错空间意味着寿命问题必须在设计的一开始就必须考虑，并且在器件的开发和制造过程中一直进行监控和测试，一直到最终产品的完成。 随着CMOS器件尺寸的不断缩小，增加了许多电路模块的敏感性，例如晶圆变化(Die variat1n)、局部失配(local mismatch)、虚拟效应(dummy effect)以及版图临近效应(layout proximity effect, LPE)等对电路模块引起的敏感性,上述诸多变化随着工作电压的降低以及物理尺寸的缩小有变得越来越严重的趋势，因此，需要设计很多的测试结构，以及对所述器件进行大量的测试，如此一来需要耗费大量的时间，由此带来很多不便。 图1为现有技术中对所述M0SFETS的失配特性的测试图案，所述测试结构针对第一 CM0S10和第二 CM0S20之间的间隔X进行检测，以对第一 CM0S10和第二 CM0S20之间匹配性进行检测，到从该图中可以看出，所述测试结构的负载很重，因为有很多的测试件(testkeys)需要被测试，很显然所述测试结构并不能满足现金工艺的要求，给器件的检测带来很多问题。 因此，随着器件的不断发展，特别电压降低，尺寸不断缩小的器件中，各种电路变得更加敏感，需要对其进行测试，而现有技术中的各种测试结构由于负载重，检测费时，不能满足现有技术的需求，所以需要对现有的测试结构进行改进，以便能够消除现有技术中存在的各种弊端，满足先进工艺的需求。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 本专利技术为了克服目前存在问题，提供了一种半导体器件的检测结构，至少包括并联连接于第一电源和第二电源之间的第一反相器和第二反相器； 其中，所述第一反相器的输出端连接于所述第一反相器的输入端，所述第二反相器的输入端连接于所述第一反相器的输入端； 所述第一反相器的输入端连接输入电压，通过检测所述第二反相器的输出电压，以确定所述半导体器件的失配性能。 作为优选，所述检测结构还包括第三反相器、第四反相器至第N反相器，其中所述第三反相器至所述第N反相器的输入端均连接至所述第一反相器的输入端，其中N为大于4的自然数。 作为优选，所述第一反相器的输入电压等于输出电压，以作为参考反相器。 作为优选，每个反相器均包含一个PMOS和一个NM0S。 作为优选，在所述每个反相器中，所述PMOS的源极连接所述第一电源，所述PMOS的栅极连接于所述NMOS的栅极，并连接至所述反相器的输入端，所述PMOS的漏极连接所述NMOS的漏极，并连接至所述反相器的输出端，所述NMOS的源极连接所述第二电源。 作为优选，所述第一电源为Vdd，所述第二电源接地。 作为优选，当所述第二反相器至中的晶体管和所述第一反相器中对应的晶体管的阈值电压存在差值时，该反相器将所述差值放大，然后输出，得到输出电压，以提高检测的灵敏度。 作为优选，检测每个反相器中所述PMOS的失配性能时，保持该反相器中所述NMOS和所述第一反相器中NMOS相同。 作为优选，所述检测结构用于检测晶圆变化、局部失配、虚拟效应或版图临近效应方面对半导体器件的失配性能的影响。 本专利技术为了解决现有技术中存在的问题，提供了一种新的用来表征MOS管失配(mismatch)的检测结构,所述检测机构包括两个或者多个反相器(inverter),其中每个反相器都包括一个NMOS和一个PM0S,其中所述第一反相器作为参考反相器输入端和输出端连接在一起，连接至电压VI，同时剩余的反相器的输入端也连接至第一反相器的输入端VI，然后依次考察剩余反相器的输出电压Vout，若所述MOS管的阈值电压Vth不一样，则可以通过检测机构的输出电压Vout高度灵敏的快速的反应出来，本专利技术所述检测结构可以更加高效的优化器件的工艺过程，以及实现对芯片上(on-chip)的监控。 【附图说明】 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中， 图1为现有技术中所述CMOS的失配性能的检测结构的示意图； 图2a_2b为本专利技术一具体地实施方式中所述检测结构的示意图； 图3为本专利技术图2a中所述检测结构在失配电压下具有高灵敏度的原理示意图。 【具体实施方式】 在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。 为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本专利技术所述检测结构。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。 应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。 现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。 本专利技术为了解决现有技术中存在的各种问题，提供了一种半导体器件的检测结构，具体地，所述检测结构用于实现对所述MOS管的失配性能(mismatch)进行检测，所述测试结构至少包含第一反相器和第二反相器； 其中，所述第一反相器输出端连接于所述第一反相器的输入端，所述第二反相器的输入端连接于所述第一反相器的输入端，所述第一反相器的输入端连接输入电压，检测所述第二反相器的输出电压，以检测所述器件的失配性能。 其中，所述第一反相器以及所述第二反相器均包含一个NMOS和一个PM0S，在所述第一反相器和所述第二反相器中，所述PMOS的源极均连接电源电压Vdd，Vdd作为PMOS的源本文档来自技高网...

【技术保护点】
一种半导体器件的检测结构，至少包括并联连接于第一电源和第二电源之间的第一反相器和第二反相器；其中，所述第一反相器的输出端连接于所述第一反相器的输入端，所述第二反相器的输入端连接于所述第一反相器的输入端；所述第一反相器的输入端连接输入电压，通过检测所述第二反相器的输出电压，以确定所述半导体器件的失配性能。

【技术特征摘要】
1.一种半导体器件的检测结构，至少包括并联连接于第一电源和第二电源之间的第一反相器和第二反相器； 其中，所述第一反相器的输出端连接于所述第一反相器的输入端，所述第二反相器的输入端连接于所述第一反相器的输入端； 所述第一反相器的输入端连接输入电压，通过检测所述第二反相器的输出电压，以确定所述半导体器件的失配性能。2.根据权利要求1所述的检测结构，其特征在于，所述检测结构还包括第三反相器、第四反相器至第N反相器，其中所述第三反相器至所述第N反相器的输入端均连接至所述第一反相器的输入端，其中N为大于4的自然数。3.根据权利要求1或2所述的检测结构，其特征在于，所述第一反相器的输入电压等于输出电压，以作为参考反相器。4.根据权利要求1或2所述的检测结构，其特征在于，每个反相器均包含一个PMOS和一个 NMOS。5.根据权利要求4所述的检测结构，其特征在于，在所述每个反相器中，...

【专利技术属性】
技术研发人员：甘正浩，冯军宏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31