半导体器件以及形成该半导体器件的方法技术

本发明专利技术公开一种半导体器件以及形成该半导体器件的方法，该半导体器件包括：第一有源区，其由凹陷部限定，在包括第一区域、第二区域和第三区域的外围区域中，凹陷部被包含在属于第一区域和第二区域的半导体基板的器件隔离膜中；第二有源区，其由包含在第三区域的半导体基板中的器件隔离膜限定；埋入式金属层，其埋入凹陷部中；形成在第一区域的半导体基板上的第一导电层；以及形成在第二区域的半导体基板上的第二导电层，其中，在第三区域的半导体基板上形成第一导电层或第二导电层。在外围区域中形成三维双栅极，从而即使在外围区域中，也使得晶体管的性能或处理能力最大化。

【技术实现步骤摘要】
【专利摘要】本专利技术公开一种，该半导体器件包括：第一有源区，其由凹陷部限定，在包括第一区域、第二区域和第三区域的外围区域中，凹陷部被包含在属于第一区域和第二区域的半导体基板的器件隔离膜中；第二有源区，其由包含在第三区域的半导体基板中的器件隔离膜限定；埋入式金属层，其埋入凹陷部中；形成在第一区域的半导体基板上的第一导电层；以及形成在第二区域的半导体基板上的第二导电层，其中，在第三区域的半导体基板上形成第一导电层或第二导电层。在外围区域中形成三维双栅极，从而即使在外围区域中，也使得晶体管的性能或处理能力最大化。【专利说明】
本专利技术涉及，更具体地涉及包含在外围 区域中的三维（3D) η型金属氧化物半导体（NM0S)晶体管和三维（3D) p型金属氧化物半导 体（PM0S)晶体管。
技术介绍
随着半导体器件的集成度提高，设计规则和沟道长度减小，使得埋入式沟道PM0S 晶体管需要高电压，导致漏电流特性劣化。为了解决上述问题，已经采用双栅极结构，从而 可以在低电压下驱动半导体器件。 同时，响应于构成半导体器件的电子元件所占据的平面区域的减小，为了提供低 单元（cell，又称为晶胞）接触电阻和刷新特性，已经广泛地采用三维结构，例如凹入式沟道 栅极或鳍形栅极。如果将包括在NM0S晶体管和PM0S晶体管中的双栅极方案应用于三维单 元结构(例如凹入式沟道栅极和鳍形栅极)，则有可能需要进行高浓度掺杂。 然而，由于作为对设计规则减小的响应而使绝缘间隔和有源区减小，因而栅极叠 层形成为具有更高的高度，如果这样，则难以限定栅极线，并且间隙填充特性劣化。 另外，由于通过将离子注入多晶硅材料中来执行掺杂工序，所以栅极叠层具有有 限高度。由于多晶硅材料具有1000 A以下的有限厚度，所以有可能发生栅极耗尽和离子渗 透，因而需要严格地控制离子注入能量和剂量。 假如外围区域中的PM0S晶体管具有三维结构(例如凹入式沟道栅极)，则P+离子注 入法可能不适于对多晶硅材料进行高浓度掺杂，这是因为硼离子在受热时会分散到上部硅 化钨层或硅化钛层。结果，多晶硅材料难以保持高浓度，而且硼离子渗入硅基板的沟道中， 这可能使得阈值电压降低。因此，上述半导体器件可能难以在外围区域中形成3D双栅极， 例如凹式沟道栅极或鳍型栅极。
技术实现思路
本专利技术的多种实施例旨在提供一种基本上解决了上述一个或多个问题的半导体 器件以及形成该半导体器件的方法。 实施例涉及一种半导体器件以及制造该半导体器件的方法，该半导体器件的外围 区域中设置有三维（3D )双栅极。 根据实施例的一个方面，一种半导体器件包括：外围区域，其位于半导体基板中， 所述外围区域包括第一区域、第二区域和第三区域；第一有源区，其形成在所述第一区域和 所述第二区域中的半导体基板中，所述第一有源区由设置在所述第一区域和所述第二区域 中的器件隔离膜中的凹陷部限定；第二有源区，其由设置在所述第三区域中的器件隔离膜 限定；埋入式金属层，其埋入一个或多个所述凹陷部中；第一导电层，其形成在所述第一区 域中的所述第一有源区和所述第一区域中的所述埋入式金属层上；以及第二导电层，其形 成在所述第二区域中的所述第一有源区和所述第二区域中的所述埋入式金属层上，其中， 所述第一导电层和所述第二导电层中的一者还形成在所述第三区域中的所述第二有源区 中。 所述第一区域包括三维（3D) NM0S区。 所述第二区域包括三维（3D) PM0S区。 所述第三区域包括平面NM0S区或平面PM0S区。 所述第一有源区包括鳍型结构。 所述第二有源区包括平面结构。 所述凹陷部形成在所述第一有源区的两侧。 所述埋入式金属层包括氮化钛（TiN)膜。 所述埋入式金属层的厚度为所述凹陷部的宽度的大约一半。 所述第一区域中的所述第一导电层包含η型多晶硅。 所述第二导电层包含Ρ型多晶硅。 所述半导体器件还包括：第一绝缘膜，其形成在所述第一有源区的上表面上以及 所述第一有源区的从所述凹陷部露出的侧壁上；第二绝缘膜，其形成在所述第二有源区的 上表面上。 所述半导体器件还包括硅化物膜，所述硅化物膜形成在所述埋入式金属层上。 所述半导体器件还包括金属层，所述金属层形成在（i )所述第一导电层上、（ii )所 述第二导电层上或者（i i i )所述第一导电层和所述第二导电层二者上。 所述金属层包含钨（W)。 根据实施例的另一方面，一种形成半导体器件的方法包括如下步骤：设置位于半 导体基板中的外围区域，所述外围区域包括第一区域、第二区域和第三区域；在所述第一区 域和所述第二区域中形成第一有源区，所述第一有源区由设置在所述第一区域和所述第二 区域中的器件隔离膜中的凹陷部限定；在一个或多个所述凹陷部中形成埋入式金属层；在 所述第一区域和所述第三区域中的所述第一有源区上形成第一导电层；以及在所述第二区 域中的所述第一有源区上形成第二导电层。 形成所述凹陷部的步骤可以包括：在所述第一区域和所述第二区域中的器件隔离 膜上形成第一掩模图案；以及使用所述第一掩模图案作为蚀刻掩模来蚀刻所述器件隔离 膜，以使所述第一有源区的两侧露出。 所述方法还包括如下步骤：当形成所述第一有源区时，在所述第三区域中形成第 二有源区。 所述方法还包括如下步骤：在形成所述第一有源区之后，在所述第一有源区和所 述第二有源区上形成绝缘膜。 形成所述埋入式金属层的步骤包括：在一个或多个所述凹陷部中形成金属层；以 及回蚀所述金属层，以使所述第一有源区露出。 所述金属层包括氮化钛（TiN)膜。 所述方法还包括如下步骤：在形成所述埋入式金属层之后，在所述埋入式金属层 上形成硅化物膜。 形成所述第一导电层的步骤包括：形成掺有η型杂质的多晶硅膜。 形成所述第二导电层的步骤包括：形成第二掩模图案，以使所述第二区域开放； 以及使用所述第二掩模图案作为掩模，执行将P型杂质掺入所述第二区域中的补偿掺杂。 所述方法还包括如下步骤：在所述第三区域中的第二有源区上形成第三导电层， 所述第三导电层与所述第二导电层具有相同的极性；形成第三掩模图案，以使所述第二区 域中的所述第一有源区和所述第三区域中的所述第二有源区开放；以及使用所述第三掩模 图案作为掩模，执行将P型杂质掺入所述第二区域和所述第三区域中的补偿掺杂。 所述方法还包括如下步骤：在形成所述第二导电层之后，在所述第一导电层和所 述第二导电层上形成金属层。 所述金属层包含钨（W)。 根据实施例的一个方面，一种半导体器件包括：外围区域，其包括第一区域、第二 区域和第三区域；第一三维有源区，其设置在所述第一区域中；第二二维有源区，其设置在 所述第二区域中；第一栅极，其设置在所述第一三维有源区上并与所述第一三维有源区相 连；埋入式金属层，其设置在所述第一三维有源区的侧壁上并连接到所述第一栅极，其中， 所述埋入式金属层具有第一逸出功，所述第一栅极具有第二逸出功，所述第二逸出功不同 于所述第一逸出功。 所述第一三维有源区包括第一极性有源区和第二极性有源区，所述第二极性不同 于所述第一极性；在所述第一极性有源区中，所述第本文档来自技高网...

【技术保护点】
一种半导体器件，包括：外围区域，其位于半导体基板中，所述外围区域包括第一区域、第二区域和第三区域；第一有源区，其形成在所述第一区域和所述第二区域中的半导体基板中，所述第一有源区由设置在所述第一区域和所述第二区域中的器件隔离膜中的凹陷部限定；第二有源区，其由设置在所述第三区域中的器件隔离膜限定；埋入式金属层，其埋入一个或多个所述凹陷部中；第一导电层，其形成在所述第一区域中的所述第一有源区和所述第一区域中的所述埋入式金属层上；以及第二导电层，其形成在所述第二区域中的所述第一有源区和所述第二区域中的所述埋入式金属层上，其中，所述第一导电层和所述第二导电层中的一者还形成在所述第三区域中的所述第二有源区中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：刘敏秀，孙润翼，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR