一种克服非易失性存储器Erase Stress影响的方法和电路技术

本发明专利技术实施例公开了一种克服非易失性存储器Erase Stress影响的方法，包括：选择执行擦除操作的存储单元邻近未选择区域内的一个存储单元作为待测存储单元；对所述待测存储单元进行阈值电压裕度检测，所述的阈值电压裕度检测包括两次电压比较；基于所述阈值电压裕度检测的结果对所述待测存储单元进行编程操作。本发明专利技术还构造了一种克服非易失性存储器Erase Stress影响的电路。实施本发明专利技术的有益效果是，通过阈值电压裕度检测，克服了非易失性存储器Erase Stress的影响，使得存储器具有高可靠性和快的读取速度。

【技术实现步骤摘要】
—种克服非易失性存储器Erase Stress影响的方法和电路
本专利技术涉及闪存
，尤其涉及一种克服非易失性存储器擦除操作对邻近未选区域内存储单元所带来的Erase Stress影响的方法和电路。
技术介绍
非易失性存储器的编程操作需要经过“擦除-编程”两个操作过程。如果希望对非易失性存储器中某一个存储单元进行编程时，首先必须对这个存储单元所在的扇区、块或者整个非易失性存储器芯片执行擦除操作。所以擦除操作是非易失性存储器的应用中最重要的操作之一，因此，处理好擦除操作以及带来相应的影响是十分必要的。这种重要性尤其体现在NOR Flash中。在NOR Flash存储器的擦除操作时，在所选中需要做擦除操作的存储单元的栅极G端施加-9.1V电压，与其衬底相连在一起的其他63个扇区内的存储单元的栅极G端为0V，在源极S端和衬底(源极S端和衬底相连在一起)施加+7V?+IOV的电压，漏极D端不加电压，单个擦除脉冲的持续时间一般为几毫秒到几十毫秒。相对于衬底到栅极G端+16.1V压差的擦除条件，其他邻近未选中的63个扇区内存储单元的衬底到栅极G端+7V?+IOV压差被认为是对其邻近未选区域内存储单元的“Erase Stress”。因此，在对某一存储单元进行擦除时，会对其邻近未选区域内的存储单元有EraseStress的影响。存储单元的擦除对其邻近未选区域内的存储单元的Erase Stress会减弱存储单元状态“ O ”和状态“ I ”的阈值电压范围分布的收敛性，对状态“ O ”的存储单元，这种影响更加明显。大多数情况下，需要对这一扇区内的存储单元做多次扇区擦除，这也会加大扇区擦除对邻近未选区域其他63个扇区的Erase Stress影响,使其邻近未选区域其他63个扇区内存储单元阈值电压范围分布的收敛性大大地减弱。对于其邻近未选区域内状态“O”的存储单元而言，会使其阈值电压分布左移，减小状态“O”的阈值电压裕度，严重时会降低其被读取速度和可靠性。而高可靠性和快的读取速度是存储器的重要性能指标，这要求存储单元的状态“O”和状态“I”的阈值电压范围分布具有好的收敛性。
技术实现思路
本专利技术实施例所要解决的技术问题在于，针对现有技术的上述擦除操作造成的Erase Stress影响的缺陷,提供一种克服非易失性存储器Erase Stress影响的方法。为了解决上述技术问题，本专利技术实施例提供了一种克服非易失性存储器EraseStress影响的方法,包括以下步骤:S1、选择执行擦除操作的存储单元邻近未选择区域内的一个存储单元作为待测存储单元；S2、对所述待测存储单元进行阈值电压裕度检测，所述的阈值电压裕度检测包括两次电压比较；S3、基于所述阈值电压裕度检测的结果对所述待测存储单元进行编程操作。在本专利技术所述的一种克服非易失性存储器Erase Stress影响的方法中，所述步骤S2包括:S21、第一次电压比较，比较所述待测存储单元的阈值电压Vth是否小于第一施加电压Vl ；S22、若是，则结束操作，若否，则执行步骤S23 ；S23、第二次电压比较，比较所述待测存储单元的阈值电压Vth是否大于第二施加电压V2 ；S24、若是，则结束操作，若否，则执行所述步骤S3。在本专利技术所述的一种克服非易失性存储器Erase Stress影响的方法中，在步骤S21中:所述待测存储单元为状态“O”时，所述第一施加电压Vl为+5V，所述待测存储单元为状态“ I ”时，所述第一施加电压Vl为+3V。在本专利技术所述的一种克服非易失性存储器Erase Stress影响的方法中，所述步骤S21包括以下步骤:S211、参考电流源产生一个第一参考电流；S212、在所述待测存储单元的字线上施加一个所述第一施加电压VI，给同一位线上的其他存储单元的字线上施加OV电压，获取所述待测存储单元的第一测量电流；S213、基于所述待测存储单元的所述第一测量电流与所述第一参考电流的比较结果，比较所述待测存储单元的所述阈值电压Vth与所述第一施加电压Vl的大小。在本专利技术所述的一种克服非易失性存储器Erase Stress影响的方法中，所述步骤SI中的所述存储单元为NOR Flash存储器的存储单元。在本专利技术所述的一种克服非易失性存储器Erase Stress影响的方法中，所述步骤S213中，若所述第一测量电流大于所述第一参考电流，则所述待测存储单元的阈值电压Vth小于所述第一施加电压Vl ;若所述第一测量电流等于所述第一参考电流，则所述待测存储单兀的阈值电压Vth等于所述第一施加电压Vl ;若所述第一测量电流小于所述第一参考电流，则所述待测存储单元的阈值电压Vth大于所述第一施加电压VI。在本专利技术所述的一种克服非易失性存储器Erase Stress影响的方法中，在步骤S23中，所述待测存储单元为状态“O”时，所述第二施加电压V2为+7V，所述待测存储单元为状态“ I ”时，所述第二施加电压V2为+5V。在本专利技术所述的一种克服非易失性存储器Erase Stress影响的方法中，所述步骤S23包括以下步骤:S231、参考电流源产生一个第二参考电流；S232、在所述待测存储单元的字线上施加一个所述第二施加电压V2，给同一位线上的其他存储单元的字线上施加OV电压，获取所述待测存储单元的第二测量电流；S233、基于所述待测存储单元的所述第二测量电流与所述第二参考电流的比较结果，比较所述待测存储单元的所述阈值电压Vth与所述第二施加电压V2的大小。在本专利技术所述的一种克服非易失性存储器Erase Stress影响的方法中，所述步骤S233中，若所述第二测量电流大于所述第二参考电流，则所述待测存储单元的阈值电压Vth小于所述第二施加电压V2 ;若所述第二测量电流等于所述第二参考电流，则所述待测存储单元的阈值电压Vth等于所述第二施加电压V2 ;若所述第二测量电流小于所述第二参考电流，则所述待测存储单元的阈值电压Vth大于所述第二施加电压V2。相应地，本专利技术还提供了一种克服非易失性存储器Erase Stress影响的电路，包括:待测存储单元；第一参考电流源模块，用于获取第一次电压比较的第一参考电流；第一电压施加模块，用于在所述待检测存储单兀的字线上施加一个第一施加电压Vl ;第一电流比较模块，用于输出第一校验结果；第二参考电流源模块，用于获取第二次电压比较的第二参考电流；第二电压施加模块，用于在所述待检测存储单元的字线上施加一个第二施加电压V2 ；第二电流比较模块，用于输出第二校验结果；编程模块，用于基于第一校验结果和第二校验结果进行编程操作。在本专利技术提供的一种克服非易失性存储器Erase Stress影响的电路中，所述待测存储单元为NOR Flash存储器中的存储单元。在本专利技术还提供了一种克服非易失性存储器Erase Stress影响的电路中，所述待测存储单元为状态“O”时，所述第一电压施加模块的第一施加电压Vl为+5V，所述第二电压施加模块的第二施加电压V2 = +7V ;所述待测存储单元101为状态“I”时，所述第一电压施加模块的第一施加电压Vl为+3V，所述第二电压施加模块的第二施加电压V2 = +5V。实施本专利技术实施例，具有如下有益效果:通过阈值电压裕度检测，保证存本文档来自技高网...

【技术保护点】
—种克服非易失性存储器Erase Stress影响的方法，其特征在于，包括以下步骤：S1、选择执行擦除操作的存储单元邻近未选择区域内的一个存储单元作为待测存储单元；S2、对所述待测存储单元进行阈值电压裕度检测，所述的阈值电压裕度检测包括两次电压比较；S3、基于所述阈值电压裕度检测的结果对所述待测存储单元进行编程操作。

【技术特征摘要】
1.一种克服非易失性存储器Erase Stress影响的方法，其特征在于，包括以下步骤: 51、选择执行擦除操作的存储单元邻近未选择区域内的一个存储单元作为 待测存储单元； 52、对所述待测存储单元进行阈值电压裕度检测，所述的阈值电压裕度检测包括两次电压比较； 53、基于所述阈值电压裕度检测的结果对所述待测存储单元进行编程操作。2.根据权利要求1所述的一种克服非易失性存储器EraseStress影响的方法，其特征在于，所述步骤S2包括: 521、第一次电压比较，比较所述待测存储单元的阈值电压Vth是否小于第一施加电压Vl ； 522、若是，则结束操作，若否，则执行步骤S23； 523、第二次电压比较，比较所述待测存储单元的阈值电压Vth是否大于第二施加电压 V2 ； 524、若是，则结束操作，若否，则执行所述步骤S3。3.根据权利要求2所述的一种克服非易失性存储器EraseStress影响的方法，其特征在于，所述步骤SI中的所述存储单元为NOR Flash存储器的存储单元。4.根据权利要求3所述的一种克服非易失性存储器EraseStress影响的方法,其特征在于，在步骤S21中，所述待测存储单元为状态“O”时，所述第一施加电压Vl为+5V，所述待测存储单元为状态“ I ”时，所述第一施加电压Vl为+3V。5.根据权利要求2-4中任一项权利要求所述的一种克服非易失性存储器EraseStress影响的方法,其特征在于,所述步骤S21包括以下步骤: .5211、参考电流源产生一个第一参考电流； .5212、在所述待测存储单元的字线上施加一个所述第一施加电压VI，给同一位线上的其他存储单元的字线上施加OV电压，获取所述待测存储单元的第一测量电流； .5213、基于所述待测存储单元的所述第一测量电流与所述第一参考电流的比较结果，比较所述待测存储单元的所述阈值电压Vth与所述第一施加电压Vl的大小。6.根据权利要求5所述的一种克服非易失性存储器EraseStress影响的方法,其特征在于，所述步骤S213中，若所述第一测量电流大于所述第一参考电流，则所述待测存储单兀的阈值电压Vth小于所述第一施加电压Vl ;若所述第一测量电流等于所述第一参考电流，则所述待测存储单元的阈值电压Vth等于所述第一施加电压Vl ;若所述第一测量电流小于所述第一参考电流，则所述待测存储单元的阈值电压Vth大于所述第一施加电压VI。7.根据权利要求3所述的一种克服非易失性存储器EraseStress影响的方法,其特征在于，在步骤S23中，所述待测存储单元为状态“O”时，所述第二施加电压V...

【专利技术属性】
技术研发人员：温靖康，刘桂云，吴介豫，鲍奇兵，许如柏，
申请(专利权)人：辉芒微电子深圳有限公司，
类型：发明
国别省市：广东;44