非易失性存储器结构及其制造工艺制造技术

本发明专利技术公开了一种非易失性存储器及其制造工艺，包括：一半导体基底，其上具有的一第一有源区、一第二有源区及一第三有源区是成列排列，该第一、第二及第三有源区由一隔离区相互隔开，该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区，以及位于该第二有源区及该第三有源区之间的第二中介隔离区；一选择栅晶体管形成于该第一有源区上；一浮栅晶体管形成于该第二有源区上，该浮栅晶体管是与该选择栅晶体管串接，该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的第二有源区并部分重叠该第一及第二中介隔离区。

【技术实现步骤摘要】
非易失性存储器结构及其制造工艺
本专利技术涉及一种非易失性存储器，特别是有关一种能改善数据保存特性的非易失性存储结构。
技术介绍
非易失性存储器(nonvolatilememory,NVM)为一种在无供电时也可保留储存数据的存储器件，例如，磁器件(magneticdevices)、光盘(opticaldiscs)、快闪存储器(flashmemory)及其他半导体类的存储器。依据编程次数的限制，非易失性存储器可区分为多次编程(multipletimeprogrammable,MTP)存储器及一次性编程(one-timeprogrammable,OTP)存储器，多次编程存储器即可多次读取及写入数据，例如电子抹除式可复写只读存储器(EEPROM)及快闪存储器设有可支持不同操作功能的对应电路，如编程(programming)、抹除(erasing)与读取(reading)等功能，一次性编程存储器则不须抹除功能的电路，仅需编程及读取的电路即可维持良好运作，因此，相较于多次编程存储器，一次性编程存储器电路的制造工艺较简化，成本较低。多次编程存储器及一次性编程存储器具有相同的层叠结构，依其结构而言，现有浮栅结构的非易失性存储器(floatinggateNVM)可区分为双层多晶硅的非易失性存储器(double-polynon-volatilememory)及单层多晶硅的非易失性存储器(single-polynon-volatilememory)。双层多晶硅的非易失性存储器通常包括一浮栅，是用以储存电荷，一隔离层(例如氧化硅/氮化硅/氧化硅的复合ONO层)，以及一控制栅，以控制数据的存取。存储单元的操作是依据电容的原理，就是说，产生的电荷是储存于浮栅，进而改变存储器单元的临界电压，以决定"0"及"1"的数据状态。单层多晶硅的非易失性存储器则因与一般互补金氧半导体制造工艺(CMOSprocess)兼容，而常被应用于嵌入安装式(embedded)存储器，例如混合电路及微控制器(如系统集成芯片，SOD)中的嵌入安装式非易失性存储器。进一步来说，当存储单元的尺寸及隧穿氧化层厚度持续减缩，浮栅发生数据流失与电流泄漏的情况将日益严重，因此，有必要改良非易失性存储器的数据保存特性。
技术实现思路
本专利技术的目的是涉及一改良的非易失性存储器结构，是能改善数据保存特性，且兼容于标准化CMOS制造工艺。本专利技术的另一目的是涉及一改良的非易失性存储器结构，是具有一超薄栅介电层，而可特别应用于次微米加工技术。为实现前述目的，本专利技术一实施例是涉及一种非易失性存储器结构，包括：一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区及一第三有源区，沿着一第一方向成列排列。该第一、第二及第三有源区是由一隔离区相互隔开，该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区以及位于该第二有源区及该第三有源区之间的第二中介隔离区。一选择栅晶体管，位于该第一有源区上，其中该选择栅晶体管具有一选择栅，沿着一第二方向延伸。一浮栅晶体管，位于该第二有源区上，其中，该浮栅晶体管与该选择栅晶体管串接在一起，且该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的该第二有源区并部分重叠该第一及第二中介隔离区。该选择栅晶体管还包括一第二导电型的源极区与漏极区，该源极区是位于一第三导电型的离子阱中，且该源极区与漏极区是相互分隔，一沟道区是位于该源极区与漏极区之间，该选择栅是位于该沟道区上方，以及一栅极介电层，位于该选择栅与该沟道区之间。本专利技术的另一实施例涉及一种非易失性存储器结构，其包括一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区、一第三有源区、一第四有源区及一第五有源区，其中该第一有源区、该第二有源区及该第三有源区是沿着一第一方向成列排列，且该第二有源区、该第四有源区及该第五有源区是沿着一第二方向成行排列，其中该第一、第二及第三有源区是由一隔离区相互隔开，且该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区、位于该第二有源区及该第三有源区之间的第二中介隔离区、位于该第二有源区及该第四有源区之间的第三中介隔离区以及位于该第四有源区及该第五有源区之间的第四中介隔离区。一选择栅晶体管，位于该第一有源区上，该选择栅晶体管具有一选择栅，是沿着该第二方向延伸。一浮栅晶体管，位于该第二有源区上，该浮栅晶体管串接该选择栅晶体管，该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的该第二有源区、该第四有源区及该第三中介隔离区，并部分重叠该第一、第二及第四中介隔离区。为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举优选具体实施方式，并配合附图，作详细说明如下。附图说明图1A为本专利技术一实施例的单层多晶硅浮栅晶体管的平面示意图。图1B为图1A沿着Ⅰ-Ⅰ’切线的切面示意图。图2A为本专利技术一实施例的单层多晶硅非易失性存储单元的平面示意图。图2B为图2A沿着Ⅰ-Ⅰ’切线的切面示意图。图2C为图2A沿着Ⅱ-Ⅱ’切线的切面示意图。图3A及图3B为图2A及图2B的存储单元的编程、读取与抹除功能的等效电路示意图。图4为本专利技术另一实施例的单层多晶硅非易失性存储单元的切面示意图。图5A及图5B为图4的存储单元的编程、读取与抹除功能的等效电路示意图。图6A、图6B及图6C为本专利技术另一实施例的双层多晶硅非易失性存储单元的编程、读取与抹除功能的等效电路示意图。图7A为本专利技术另一实施例的多次编程存储单元的等效电路示意图。图7B为本专利技术一实施例的多次编程存储单元的布图结构示意图。图7C为图7B沿着Ⅰ-Ⅰ’切线的切面示意图。图7D为图7B沿着Ⅱ-Ⅱ’切线的切面示意图。图8A及图8B为本专利技术其他实施例的示意图。图9A为图8B的实施例的布图结构示意图。图9B及图9C分别为图9A沿着Ⅰ-Ⅰ’及Ⅱ-Ⅱ’切线的切面示意图。图10至图13为形成本专利技术的存储单元的方法示意图。其中，附图标记说明如下：1非易失性存储单元1a非易失性存储单元1b双层多晶硅非易失性存储单元1c双层多晶硅非易失性存储单元10有源区10a第一有源区10b第二有源区10c第三有源区10d第四有源区10e第五有源区10f第六有源区10g第七有源区100半导体基底101深N型区102第一掺杂区104N型区106第二掺杂区106a重叠区108第三掺杂区108a重叠区109第三N型区11隔离区110第四N型区112第一中介隔离区114第二中介隔离区116P型区118P型区12隔离区14隔离区2多次编程存储单元20选择栅晶体管20aPMOS选择栅晶体管202N+源极区202a轻掺杂漏极区204N+漏极区204a轻掺杂漏极区206N+漏极区206a轻掺杂漏极区207N+源极区207a轻掺杂漏极区208N+漏极区208a轻掺杂漏极区210沟道区212P+源极区212a轻掺杂漏极区214P+漏极区214a轻掺杂漏极区216P+漏极区220选择栅230栅极介电层242间隙壁244衬垫层3多次编程存储单元30浮栅晶体管30a浮栅晶体管310浮栅沟道长度320浮栅、栅极材料层320a侧缘320b侧缘320c侧缘320d侧缘330栅极介电层342衬垫层344间隙壁400双层多晶硅结构420控制栅609N+漏极区610耦合栅、抹除栅610a耦合本文档来自技高网...

【技术保护点】
一种非易失性存储器，其特征在于，包括：一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区及一第三有源区，沿着一第一方向成列排列，其中该第一、第二及第三有源区是由一隔离区相互隔开，其中该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区以及位于该第二有源区及该第三有源区之间的第二中介隔离区；一选择栅晶体管，位于该第一有源区上，其中该选择栅晶体管具有一选择栅，沿着一第二方向延伸；以及一浮栅晶体管，位于该第二有源区上，其中，该浮栅晶体管与该选择栅晶体管串接在一起，且该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的该第二有源区并部分重叠该第一及第二中介隔离区。

【技术特征摘要】
2012.12.27 US 61/746,1241.一种非易失性存储器，其特征在于，包括：一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区及一第三有源区，沿着一第一方向成列排列，其中该第一、第二及第三有源区是由一隔离区相互隔开，其中该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区以及位于该第二有源区及该第三有源区之间的第二中介隔离区；一选择栅晶体管，位于该第一有源区上，其中该选择栅晶体管包括:一选择栅，沿着一第二方向延伸；一源极区与一漏极区，位于该第一有源区中并且相互分隔开，其中该源极区与该漏极区具有一第二导电型，并且该源极区是位于一第三导电型的一离子阱中；一沟道区，位于该第一有源区中并且位于该源极区与该漏极区之间，其中该选择栅是位于该沟道区上方；以及一栅极介电层，位于该选择栅与该沟道区之间；一浮栅晶体管，位于该第二有源区上，其中，该浮栅晶体管与该选择栅晶体管串接在一起，且该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的该第二有源区并部分重叠该第一及第二中介隔离区；以及一第一阱，具有该第二导电型，位于该半导体基底中并且包围该第一中介隔离区，其中该第一阱在该第二有源区内与该浮栅部分重叠且在该第一有源区内与该漏极区部分重叠，该浮栅晶体管通过该第一阱耦合于该选择栅晶体管的该漏极区。2.根据权利要求1所述的非易失性存储器，其特征在于，该源极区耦合于一源极线。3.根据权利要求1所述的非易失性存储器，其特征在于，该浮栅晶体管通过该漏极区串接该选择栅晶体管。4.根据权利要求1所述的非易失性存储器，其特征在于，该选择栅晶体管还包括一对间隙壁，位于该选择栅的一相对侧壁上。5.根据权利要求4所述的非易失性存储器，其特征在于，该选择栅晶体管还包括一轻掺杂漏极区是直接位于各该对间隙壁的下方。6.根据权利要求1所述的非易失性存储器，其特征在于，该浮栅的整个周缘是直接位于该隔离区正上方。7.根据权利要求1所述的非易失性存储器，其特征在于，该第一方向垂直该第二方向。8.根据权利要求1所述的非易失性存储器，其特征在于该半导体基底还包括具有该第二导电型的一第二阱，其中该第二阱包围该第二中介隔离区。9.根据权利要求8所述的非易失性存储器，其特征在于该浮栅晶体管通过该第二阱耦合于该第三有源区的漏极区，该第二阱在该第二有源区内与该浮栅部分重叠且在该第三有源区内与该漏极区部分重叠。10.根据权利要求1所述的非易失性存储器，其特征在于还包括一控制栅，层叠于该浮栅上。11.根据权利要求1所述的非易失性存储器，其特征在于该第一导电型为P型，该第二导电型为N型，且该第三导电型为P型。12.根据权利要求8所述的非易失性存储器，其特征在于该第一导电型为P型，该第二导电型为P型，且该第三导电型为N型，其中一深N型区是位于该半导体基底，用来隔离该第二导电型的该第一阱及第二阱。13.一种非易失性存储器，包括：一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区、一第三有源区、一第四有源区及一第五有源区，其中该第一有源区、该第二有源区及该第三有源区是沿着一第一方向成列排列，且该第二有源区、该第四有源区及该第五有源区是沿着一第二方向成行排列，其中该第一、第二、第三、第四及第五有源区是由一隔离区相互隔开，且该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区、位于该第二有源区及该第三有源区之间的第二中介隔离区、位于该第...

【专利技术属性】
技术研发人员：陈纬仁，徐德训，陈志欣，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾;71