存储器结构制造技术

本发明专利技术公开了一种存储器结构。此种存储器结构包括一第一芯片。第一芯片具有一阵列区及一周边区。第一芯片包括一第一叠层及多个贯穿结构。第一叠层设置在周边区中。第一叠层包括交替叠层的多个导电层及多个绝缘层。贯穿结构分别包括一开口、一介电层及一通道材料。开口穿过第一叠层。介电层设置在开口的一侧壁上。通道材料设置在开口中，并覆盖介电层。

【技术实现步骤摘要】

本专利技术是关于一种半导体结构，特别是关于一种存储器结构。
技术介绍
半导体元件正逐渐地变得更密集且更小。随着这股潮流，各种三维(3D)存储器结构被发展出来。三维存储器结构典型地包括位在阵列区中的存储单元的一三维阵列。然而，周边区中的元件及装置可能保有二维(2D)结构。
技术实现思路
在本专利技术中，提供一种存储器结构，其中三维设计是应用至存储器结构的周边区。根据一些实施例，此种存储器结构包括一第一芯片。第一芯片具有一阵列区及一周边区。第一芯片包括一第一叠层及多个贯穿结构。第一叠层设置在周边区中。第一叠层包括交替叠层的多个导电层及多个绝缘层。贯穿结构分别包括一开口、一介电层及一通道材料。开口穿过第一叠层。介电层设置在开口的一侧壁上。通道材料设置在开口中，并覆盖介电层。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1A～图1C为根据一实施例的存储器结构的示意图。图2为根据一实施例的局部字线驱动器(localwordlinedriver)的电路图。图3为根据一实施例的贯穿结构的示意图。图4为根据一实施例的贯穿结构的示意图。图5为根据一实施例的存储器结构的周边区的示意图。图6为根据一实施例的存储器结构的周边区的示意图。图7为根据一实施例的存储器结构的周边区的示意图。图8为根据一实施例的存储器结构的周边区的示意图。图9为根据一实施例的存储器结构的示意图。【符号说明】10：第一芯片12：字线译码器20：第二芯片22：位线译码器24：页缓冲区26：状态机28：周边电路102：基板104：第一叠层106：导电层108：绝缘层110：导电层112：绝缘层114：贯穿结构114a：端114b：端116：开口118：介电层120：通道材料124：晶体管126：全局字线128：第二叠层130：导电层132：绝缘层134：串行136：位线138：贯穿结构140：连接件142：连接线144：连接件146：连接件148：连接件150：连接层152：连接层214：贯穿结构220：通道层222：绝缘材料250：连接层314：贯穿结构316：开口318：介电层320：通道层350：连接层450：连接层A：阵列区d1：第一直径d2：第二直径G1：群组G2：群组L：通道长度P：周边区t：厚度W：通道宽度具体实施方式以下将参照所附图式，对于各种不同的实施例进行更详细的说明。须注意的是，为了清楚起见，图式中的元件可能未依照其实际上的相对比例绘示。此外，在部分图式中，可能省略未在细节叙述中讨论的元件，亦可能省略所讨论的元件的一些部分。请参照图1A～图1C，其绘示根据一实施例的存储器结构，其中图1B为存储器结构沿着图1A中B-B’线的剖面图。存储器结构包括一第一芯片10。第一芯片10具有一阵列区A及一周边区P。第一芯片10包括一第一叠层104及多个贯穿结构114。第一叠层104设置在周边区P中。更具体地说，第一芯片10可包括一基板102，而第一叠层104在周边区P中设置在基板102上。在一些实施例中，如图1B所示，第一叠层104可以不直接设置在基板102上，至少一导电层110及/或至少一绝缘层112可设置在第一叠层104及基板102之间。第一叠层104包括交替叠层的多个导电层106及多个绝缘层108。根据一些实施例，第一叠层104的导电层106的数目大于5，较佳地大于24。须注意的是，在结构中包括导电层110及绝缘层112的例子中，它们可实质上分别相同于导电层106及绝缘层108。亦即，导电层110及106是由类似的工艺形成并展现出类似的性质，绝缘层112及108是由类似的工艺形成并展现出类似的性质。贯穿结构114分别包括一开口116、一介电层118及一通道材料120。开口116穿过第一叠层104。在本实施例中，开口116为孔洞。介电层118设置在开口116的一侧壁上。通道材料120设置在开口116中，并覆盖介电层118。在本实施例中，通道材料120填充开口116。图1C标出贯穿结构114的放大图。如图1C所示，介电层118具有一厚度t。厚度t较佳地大于通道材料120具有一通道长度L。通道长度L较佳地大于1微米。图1A～图1B标出可设置在阵列区A中的一示例性结构。然而，也可以应用其他存储器阵列结构，特别是其他三维的存储器阵列结构。如图1A～图1B所示，第一芯片10还可包括一第二叠层128及多个串行134。第二叠层128设置在阵列区A中。更具体地说，第二叠层128在阵列区A中设置在基板102上。第二叠层128包括交替叠层的多个导电层130及多个绝缘层132。串行134穿过第二叠层128。存储单元的一三维阵列是由串行134及第二叠层128的导电层130的交点所定义。根据一些实施例，第二叠层128的导电层130可配置为串行选择线(stringselectline)、局部字线(localwordline)、及/或接地选择线(groundselectline)。举例而言，最上方的导电层130可配置为串行选择线，最下方的导电层130可配置为接地选择线，而其他的导电层130可配置为局部字线。同时，位线136可提供在串行134上，全局字线(globalwordline)126可提供在贯穿结构114上。第一叠层104及第二叠层128较佳地是由相同的工艺形成。在这么做的结构中，第一叠层104的导电层106及第二叠层128的导电层130是由相同的材料形成并设置在相同的水平高度，第一叠层104的绝缘层108及第二叠层128的绝缘层132是由相同的材料形成并设置在相同的水平高度。此外，形成贯穿结构114的工艺及形成串行134的工艺可彼此兼容。再者，在一些实施例中，位线136及全局字线126是由相同的金属层形成。如此一来，便可节省工艺时间及成本。须注意的是，贯穿结构114可具有一第一直径d1(示于图1C)，串行134可具有一第二直径d2(示于图1B)，第一直径d1可大于第二直径d2，以提供较大的通道宽度W。根据一些实施例，贯穿结构114分别提供多层栅极结构。在一些例子中，上侧可为漏极侧，而下侧可为源极侧。在一些实施例中，贯穿结构114可提供予局部字线驱动器。更具体地说，存储器结构可包括至少一局部字线驱动器。一个局部字线驱动器可包括一个贯穿结构114。或者，一个局部字线驱动器可包括并联连接的二或多个贯穿结构114。根据一些实施例，存储器结构可包括设置在周边区P中的一字线译码器12，其中该字线译码器12包括第一叠层104及贯穿结构114。亦即，字线译码器12包括该至少一局部字线驱动器。请参照图2，其绘示根据一实施例的局部字线驱动器的电路。多个晶体管124是形成在通道材料120及第一叠层104的导电层106的交点。此外，各个局部字线驱动器可耦接至一全局字线126及设置在阵列区A中的一局部字线。举例而言，局部字线驱动器可在一端114a耦接至一全局字线126，这例如是通过连接件146，如图1B所示。局部字线驱动器可在另一端114b耦接至一局部字线，这例如是通过U形连接路径(如图1B中的虚线所指示者)、连接件140、连接线142及连接件144，如图1B所示。图1B所示的U形连接路径包括贯穿本文档来自技高网...

【技术保护点】
一种存储器结构，包括：一第一芯片，具有一阵列区及一周边区，该第一芯片包括：一第一叠层，设置在该周边区中，该第一叠层包括交替叠层的多个导电层及多个绝缘层；以及多个贯穿结构，分别包括：一开口，穿过该第一叠层；一介电层，设置在该开口的一侧壁上；及一通道材料，设置在该开口中，并覆盖该介电层。

【技术特征摘要】
1.一种存储器结构，包括：一第一芯片，具有一阵列区及一周边区，该第一芯片包括：一第一叠层，设置在该周边区中，该第一叠层包括交替叠层的多个导电层及多个绝缘层；以及多个贯穿结构，分别包括：一开口，穿过该第一叠层；一介电层，设置在该开口的一侧壁上；及一通道材料，设置在该开口中，并覆盖该介电层。2.根据权利要求1所述的存储器结构，其中该通道材料具有大于1微米的通道长度。3.根据权利要求1所述的存储器结构，其中对应至这些贯穿结构中的一个贯穿结构的这些导电层是完全地或部分地耦接在一起。4.根据权利要求1所述的存储器结构，其中对应至这些贯穿结构中的一个贯穿结构的这些导电层是未彼此耦接。5.根据权利要求1所述的存储器结构，更包括：至少一局部字线驱动器，分别包括：这些贯穿结构中的一个贯穿结构；或这些贯穿结构中并联连接的二或多个贯穿结构...

【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71