非易失性记忆体结构制造技术

本发明专利技术是有关于一种非易失性记忆体结构，包括基底、多个堆叠结构、多个第一导电型掺杂区、至少一第二导电型掺杂区、导体层及第一介电层。堆叠结构设置于基底上，且各个堆叠结构包括电荷储存结构。第一导电型掺杂区分别设置于对应的电荷储存结构下方的基底中。第二导电型掺杂区设置于相邻的电荷储存结构之间的基底中，且与各个电荷储存结构具有一重叠区域。导体层覆盖第二导电型掺杂区。第一介电层设置于导体层与第二导电型掺杂区之间。

【技术实现步骤摘要】
【专利摘要】本专利技术是有关于一种非易失性记忆体结构，包括基底、多个堆叠结构、多个第一导电型掺杂区、至少一第二导电型掺杂区、导体层及第一介电层。堆叠结构设置于基底上，且各个堆叠结构包括电荷储存结构。第一导电型掺杂区分别设置于对应的电荷储存结构下方的基底中。第二导电型掺杂区设置于相邻的电荷储存结构之间的基底中，且与各个电荷储存结构具有一重叠区域。导体层覆盖第二导电型掺杂区。第一介电层设置于导体层与第二导电型掺杂区之间。【专利说明】非易失性记忆体结构
本专利技术涉及一种记忆体结构及其制造方法，特别是涉及一种非易失性记忆体结构及其制造方法。
技术介绍
记忆体为设计来储存资讯或资料的半导体元件。当电脑微处理器的功能变得越来越强，软件所进行的程序与运算也随之增加。因此，记忆体的容量需求也就越来越高。在各式的记忆体产品中，非易失性记忆体允许多次的资料程序化、读取及擦除操作，且其中储存的资料即使在记忆体被断电后仍可以保存。基于上述优点，可电擦除可程序化只读记忆体已成为个人电脑和电子设备所广泛采用的一种记忆体。传统的非易失性记忆体以掺杂多晶娃制作浮置栅极(floating gate)与控制栅极(control gate)。当记忆体进行程序化(program)时,注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极之中。然而，当多晶硅浮置栅极下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。因此，为了解决非易失性记忆体漏电流的问题，目前习知的一种方法是采用电荷捕捉层来取代多晶硅浮置栅极。以电荷捕捉层取代多晶硅浮置栅极的另一项优点是，在元件程序化时，仅会将电子局部性地储存在接近源极或漏极上方的电荷捕捉层中。藉由改变控制栅极与其两侧的源极区与漏极区所施加的电压，可以在单一电荷捕捉层之中存在两群具有高斯分布的电子、单一群具有高斯分布的电子或是不存在电子。因此，此种以电荷捕捉层取代浮置栅极的非易失性记忆体为单一记忆单元二位元(2bits/cell)储存的非易失性记忆体。一般来说，二位元的资料可分别储存于电荷捕捉层的左侧(即左位元)或右侧(即右位元)。然而,在快闪记忆体中存在着第二位元效应(second bit effect),即当对左位元进行读取操作时，会受到右位元的影响，或当对右位元进行读取操作时，会受到左位元的影响。此外，随着记忆体尺寸逐渐缩小，通道(channel)的长度也随之缩短，造成第二位元效应更为显著，因而降低了记忆体的元件效能。另外，由于记忆体尺寸逐渐缩小，各元件之间的间距也随之缩短，因此相邻的记忆体在进行程序化操作时，也容易产生程序化干扰(program disturbance)的问题,而降低记忆体元件的可靠度。由此可见，上述现有的非易失性记忆体结构在产品结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的非易失性记忆体结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
技术实现思路
本专利技术的目的在于，克服现有的非挥发非易失性记忆体结构存在的缺陷，而提提供一种新的非易失性记忆体结构，所要解决的技术问题是使其可减少在操作时产生的第二位元效应与程序化干扰，非常适于实用。本专利技术的另一目的在于，提供一种新的非易失性记忆体结构的制造方法，所要解决的技术问题是使其可制造出具有较佳元件效能与可靠度的非易失性记忆体，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种非易失性记忆体结构，包括基底、多个堆叠结构、多个第一导电型掺杂区、至少一第二导电型掺杂区、导体层及第一介电层。堆叠结构设置于基底上，且各个堆叠结构包括电荷储存结构。第一导电型掺杂区分别设置于对应的电荷储存结构下方的基底中。第二导电型掺杂区设置于相邻的电荷储存结构之间的基底中，且与各个电荷储存结构具有重叠区域。导体层覆盖第二导电型掺杂区。第一介电层设置于导体层与第二导电型掺杂区之间。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的非易失性记忆体结构，其中各个电荷储存结构由基底起依序包括第二介电层、电荷捕捉层及第三介电层。前述的非易失性记忆体结构，其中各个堆叠结构还包括硬掩膜层(本文中的掩膜即罩幕，本文均称为掩膜)，设置于各个电荷储存结构上。前述的非易失性记忆体结构，其中第一导电型掺杂区的宽度例如是小于电荷储存结构的宽度。前述的非易失性记忆体结构，其中第二导电型掺杂区的掺杂浓度例如是大于第一导电型掺杂区的掺杂浓度。前述的非易失性记忆体结构，其中第二导电型掺杂区的掺杂深度例如是大于第一导电型掺杂区的掺杂深度。前述的非易失性记忆体结构，其中重叠区域的宽度与电荷储存结构的宽度比例如是 1:30 至 1:5。前述的非易失性记忆体结构，其中重叠区域的宽度例如是30埃至150埃。前述的非易失性记忆体结构，其中导体层还可覆盖堆叠结构。前述的非易失性记忆体结构，其中第一介电层还可设置于堆叠结构与导体层之间。 本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一种非易失性记忆体结构的制造方法，包括下列步骤。在基底中形成第一导电型掺杂层。在基底上形成多个堆叠结构，且各个堆叠结构包括电荷储存结构。在相邻的堆叠结构之间的基底上形成第一介电层。在相邻的电荷储存结构之间的基底中形成第二导电型掺杂区，第二导电型掺杂区与各个电荷储存结构具有重叠区域，且第二导电型掺杂区使得第一导电型掺杂层形成相互分离的多个第一导电型掺杂区。在第一介电层上形成导体层。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的非易失性记忆体结构的制造方法，其中堆叠结构的形成方法包括下列步骤。在基底上依序形成第二介电材料层、电荷捕捉材料层与第三介电材料层。对第三介电材料层、电荷捕捉材料层与第二介电材料层进行图案化工艺(本文中的工艺即制程，本文均称为工艺)。前述的非易失性记忆体结构的制造方法，其中堆叠结构的形成方法还包括下列步骤。在第三介电材料层上形成硬掩膜材料层。对硬掩膜材料层进行图案化工艺。前述的非易失性记忆体结构的制造方法，其中第一导电型掺杂区的宽度例如是小于电荷储存结构的宽度。前述的非易失性记忆体结构的制造方法，其中第二导电型掺杂区的掺杂浓度例如是大于第一导电型掺杂区的掺杂浓度。前述的非易失性记忆体结构的制造方法，其中第二导电型掺杂区的掺杂深度例如是大于第一导电型掺杂区的掺杂深度。前述的非易失性记忆体结构的制造方法，其中重叠区域的宽度与电荷储存结构的宽度比例如是1:30至1:5。前述的非易失性记忆体结构的制造方法，其中重叠区域的宽度例如是30埃至150埃。前述的非易失性记忆体结构的制造方法，其中第一介电层可覆盖堆叠结构。前述的非易失性记忆体结构的制造方法，其中可在形成该第一介电层之后或之前，形成该第二导电型掺杂区。本专利技术与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本专利技术非易失性记忆体结构及其制造方法至少具有下列优点及有益效果:在本专利技术的所提出的非易失性记忆体结构中，由于用本文档来自技高网...

【技术保护点】
一种非易失性记忆体结构，其特征在于其包括：一基底；多个堆叠结构，设置于该基底上，且各该堆叠结构包括一电荷储存结构；多个第一导电型掺杂区，分别设置于对应的该些电荷储存结构下方的该基底中；至少一第二导电型掺杂区，设置于相邻的该些电荷储存结构之间的该基底中，且与各该电荷储存结构具有一重叠区域；一导体层，覆盖该至少一第二导电型掺杂区；以及一第一介电层，设置于该导体层与该至少一第二导电型掺杂区之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：郑致杰，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71