NMOS晶体管、CMOS晶体管及两者的制作方法技术

本发明专利技术公开了一种NMOS晶体管、CMOS晶体管及两者的制作方法。其中，所述NMOS晶体管的制作方法包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，以及在栅极结构两侧形成源极和漏极；形成张应力层，所述张应力层覆盖所述栅极结构和所述半导体衬底；去除覆盖在所述栅极结构上方和栅极结构两侧的至少部分的张应力层；在栅极结构两侧被去除所述张应力层处形成压应力层。通过把NMOS晶体管侧墙位置处的张应力层换成压应力层，除去了侧墙位置处的张应力层对NMOS晶体管的带来的负面影响，并且侧墙位置处的压应力层可以对衬底产生直接的压力，迫使沟道产生与受到的压力方向垂直的张力，进一步提高NMOS晶体管中电子的迁移率。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种NMOS晶体管、CMOS晶体管及两者的制作方法。其中，所述NMOS晶体管的制作方法包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，以及在栅极结构两侧形成源极和漏极；形成张应力层，所述张应力层覆盖所述栅极结构和所述半导体衬底；去除覆盖在所述栅极结构上方和栅极结构两侧的至少部分的张应力层；在栅极结构两侧被去除所述张应力层处形成压应力层。通过把NMOS晶体管侧墙位置处的张应力层换成压应力层，除去了侧墙位置处的张应力层对NMOS晶体管的带来的负面影响，并且侧墙位置处的压应力层可以对衬底产生直接的压力，迫使沟道产生与受到的压力方向垂直的张力，进一步提高NMOS晶体管中电子的迁移率。【专利说明】NMOS晶体管、CMOS晶体管及两者的制作方法
本专利技术涉及半导体制作领域，尤其涉及一种NMOS晶体管及其制作方法、CMOS晶体管及其制作方法。
技术介绍
随着集成电路制造技术的发展，集成电路的特征尺寸不断减小；在此发展进程中，为了不对半导体器件造成损害，势必要将集成电路的工作电压也相应的不断减小。然而，为了保证集成电路在较小的工作电压下能够保持较好的性能，目前通常采用的办法是将应力施加于MOS晶体管上，从而引起晶格应变，以提闻载流子(电子或者空穴)的迁移率。对MOS晶体管施加应力的技术有很多种，比如:应力记忆技术(Stress memorizationtechnique, SMT)、双应力层(Dual stress liners,DSL)、应力接近技术(Stress proximitytechnique, SPT)、植入SiGe或SiC (eSiGe/eSiC)形成应力衬垫层等，相关对CMOS晶体管施加应力的信息可以参考公布号为CN101924107A的中国专利技术申请。但是，在现有的方式中，对MOS晶体管性能的改善仍不能满足对于晶体管较高运转速度的需求。因此，有必要提供一种能够进一步增加沟道的电荷载流子迁移率的MOS晶体管。
技术实现思路
本专利技术解决的问题是现有技术中对MOS晶体管施加应力的技术仍不能满足晶体管需要有较高运转速度的需求。为解决上述问题，本专利技术的技术方案提供了一种NMOS晶体管的制作方法，包括:提供半导体衬底；在所述半导体衬底上形成栅极结构，在栅极结构两侧的半导体衬底内形成源极和漏极；形成张应力层，所述张应力层覆盖所述栅极结构的侧面、上表面和所述半导体衬底；去除覆盖在所述栅极结构上表面的张应力层；去除栅极结构侧面的至少部分的张应力层，栅极结构侧面的张应力层被去除至不低于栅极结构两侧的半导体衬底上的张应力层的高度；在栅极结构侧面被去除所述张应力层处形成压应力层。可选的，源极和漏极形成之前，所形成的所述栅极结构为虚拟栅极，其包括高k介质层与伪栅材料层；在去除覆盖在所述栅极结构上表面的张应力层之后，还包括进行去除所述伪栅材料层以形成缺口，在所述缺口中填充功函数金属层，以形成高k金属栅的步骤。可选的，所述栅极结构为多个；形成张应力层覆盖所述栅极之后，去除覆盖在所述栅极结构上表面和栅极结构的侧面的张应力层之前，还包括在所述张应力层上形成介质层，以填满所述多个栅极结构之间的空间。可选的，在所述张应力层上形成介质层之后采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述栅极结构以去除栅极结构上表面的张应力层。可选的，在所述化学机械研磨进行至露出所述栅极结构之后，利用刻蚀工艺去除栅极结构侧面的至少部分张应力层。可选的，所述栅极结构包括栅极绝缘层和栅材料层，其中，所述栅极绝缘层为氧化硅，所述栅材料层为多晶硅。可选的，在所述形成张应力层的步骤之前，在所述源极和漏极的表面还形成有自对准金属硅化物。本专利技术的技术方案还提供了一种CMOS晶体管的制作方法，包括:提供半导体衬底，所述半导体衬底上具有至少两个栅极结构，分布在NMOS晶体管区域和PMOS晶体管区域；在所述半导体衬底表面和栅极结构的上表面以及侧面形成张应力层；去除所述栅极结构上表面的张应力层；去除NMOS晶体管区域的栅极结构侧面处部分张应力层和PMOS晶体管区域的栅极结构侧面处的张应力层；其中，在NMOS晶体管区域，张应力层被去除至不低于栅极结构两侧的半导体衬底上的张应力层的高度；在？105晶体管区域，张应力层被去除至露出PMOS晶体管区域的栅极结构两侧的半导体衬底；在NMOS晶体管区域和PMOS晶体管区域的栅极结构侧面去除张应力层处填充压应力层。可选的，张应力层形成之前，所形成的所述栅极结构为虚拟栅极，包括高k介质层与伪栅材料层；在去除覆盖在所述栅极结构上表面的张应力层之后，还包括进行去除所述伪栅材料层以形成缺口，在所述缺口中填充功函数金属层，以形成高k金属栅的步骤。可选的，所述栅极结构为多个；在所述形成张应力层之后，去除所述栅极结构上表面和栅极结构侧面的张应力层之前，还包括在所述张应力层上形成介质层，以填满所述多个栅极结构之间的空间。可选的，在所述张应力层上形成介质层之后采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述栅极结构以去除栅极结构上表面的张应力层。可选的，所述栅极结构包括栅极绝缘层和栅材料层，其中，所述栅极绝缘层为氧化硅，所述栅材料层为多晶硅。可选的，在所述形成张应力层的步骤之前，还包括在所述源极和漏极的表面形成有自对准金属硅化物。本专利技术的技术方案还提供了一种NMOS晶体管，包括:形成在半导体衬底上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源漏区；覆盖所述栅极结构以及栅极结构两侧的半导体衬底的压应力层和张应力层，其中，所述张应力层覆盖栅极结构两侧的半导体衬底，以及栅极结构侧面自底部开始的一段高度，所述压应力层覆盖剩余高度的所述栅极结构侧面，并高于栅极结构两侧的半导体衬底上的张应力层的高度。本专利技术的技术方案还提供了一种CMOS晶体管，包括:形成在半导体衬底上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源漏区，所述半导体衬底包括NMOS晶体管区域和PMOS晶体管区域；覆盖所述栅极结构以及栅极结构两侧的半导体衬底的压应力层和张应力层，其中，在NMOS晶体管区域，所述张应力层覆盖栅极结构两侧的半导体衬底，以及栅极结构侧面自底部开始的一段高度，所述压应力层覆盖剩余高度的所述栅极结构侧面；在？103晶体管区域，所述张应力层覆盖栅极结构两侧的半导体衬底，所述压应力层覆盖所述栅极结构的侧面，且覆盖到所述半导体衬底的表面。与现有技术相比，本专利技术技术方案具有以下优点:本专利技术技术方案把NMOS晶体管侧墙位置处的张应力层换成压应力层，除去了侧墙位置处的张应力层对NMOS晶体管的带来的负面影响，并且侧墙位置处的压应力层可以对衬底产生直接的压力，迫使沟道产生与受到的压力方向垂直的张力，进一步提高NMOS晶体管中电子的迁移率。【专利附图】【附图说明】图1是现有的一种具有闻K金属棚的NMOS晶体管的结构不意图；图2至图10是本专利技术的实施例一提供的具有高k金属栅的NMOS晶体管的制作过程的示意图。图11是本专利技术的实施例三提供的具有高k金属栅的CMOS晶体管的制作过程的示意图。【具体实施方式】在高K金属栅极(HKMG)的MOS晶体管的制作过程中，对MOS晶体管的沟道施加应力的一种方式如下所示:首先在半本文档来自技高网...

【技术保护点】
一种NMOS晶体管的制作方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，在栅极结构两侧的半导体衬底内形成源极和漏极；形成张应力层，所述张应力层覆盖所述栅极结构的侧面、上表面和所述半导体衬底；去除覆盖在所述栅极结构上表面的张应力层；去除栅极结构侧面的至少部分的张应力层，栅极结构侧面的张应力层被去除至不低于栅极结构两侧的半导体衬底上的张应力层的高度；在栅极结构侧面被去除所述张应力层处形成压应力层。

【技术特征摘要】

【专利技术属性】
技术研发人员：韩秋华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31