半导体器件及其制造方法技术

公开了一种半导体器件及其制造方法。根据本公开的实施例，在相邻的栅电极之间形成有覆盖相应的栅电极侧墙上的间隔件以及半导体衬底表面的附加的内部互连层。从而，接触件可以与覆盖间隔件及衬底表面的内部互连层接触，并由该内部互连层支承。源极/漏极可以从该附加的内部互连层连接至接触件。因而，增大了接触件与内部互连层的接触面积。进而，使得能够减小栅极－栅极间距，促进半导体器件的尺寸缩放。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体技术，特别涉及半导体器件及其制造方法。
技术介绍
半导体器件的性能提高是半导体和集成电路领域的持续要求。随着半导体器件的性能逐渐提高，对半导体器件和集成电路的高度集成化和微型化的要求也越来越高。另一方面，半导体器件尺寸缩放也成为半导体制造工艺面临的重要挑战。例如，图1示出了现有技术中的一种金属氧化物半导体器件（MOS）10的示例性的结构示意图。如图1所示，MOS10包括半导体衬底100、位于半导体衬底100表面上的栅电极115、以及覆盖栅电极115的电介质层160。栅电极115的侧墙形成有间隔件110。在栅电极115与衬底100表面之间可以设置栅极绝缘膜105。在电介质层160中形成有接触孔165。接触孔165中填充有塞170，例如钨塞。接触孔165的侧墙和底部可以形成有导电层，诸如Ti或TiN膜。接触孔165和塞170构成接触件。如图所示，各个接触孔165分别与位于半导体衬底100表面和栅电极115顶部的内部互连层125接触。特别地，由于接触孔165布置于相邻栅电极115之间，且耦接至半导体衬底100表面上的内部互连层125，因此，在设计器件的栅极－栅极间距时，必须考虑接触件的尺寸。此外，栅极间隔件、接触件到有源区规则等也影响了栅极－栅极间距，进而影响了半导体器件尺寸缩放。如上所述，传统的半导体器件制造工艺存在局限性。诸如MOS的半导体器件结构的栅极－栅极间距受限于栅极间隔件、接触件尺寸以及接触件到有源区规则。因而，在尺寸缩放方面受到限制。因此，本
存在对改进的半导体器件及其制造方法的持续需求。专利技术内容本专利技术的一个目的是解决现有技术中存在的上述问题中的部分或全部。根据本公开的实施方式的一个方面，提供一种制造半导体器件的方法。该方法可以包括：在半导体衬底上形成具有预定间距的多个栅电极；形成覆盖栅电极的侧墙的间隔件；在半导体衬底的表面上沉积内部互连层，内部互连层覆盖栅电极及间隔件；选择性蚀刻去除内部互连层，以保留内部互连层的位于相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的至少一部分；以及形成位于所保留的内部互连层上并与其接触的接触件。根据本公开的实施方式的另一个方面，提供一种制造半导体器件的方法，包括：在半导体衬底上形成具有预定间距的多个栅电极；形成覆盖栅电极的表面的硬掩模层；形成覆盖栅电极的侧墙的间隔件；在半导体衬底的表面上沉积内部互连层，内部互连层覆盖硬掩模层及间隔件；选择性蚀刻去除内部互连层，以保留内部互连层和硬掩模层的与相邻栅电极的一部分重叠的部分，以及保留内部互连层延伸到相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的部分；以及形成位于所保留的内部互连层上并与其接触的接触件。根据本公开的实施方式的另一个方面，提供一种半导体器件，包括：在半导体衬底上的具有预定间距的多个栅电极，栅电极的侧墙覆盖有间隔件；位于相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的内部互连层；以及位于内部互连层上并与其接触的接触件。根据本公开的实施方式的另一个方面，提供一种半导体器件，包括：在半导体衬底上的具有预定间距的多个栅电极，栅电极的侧墙覆盖有间隔件；与相邻栅电极的一部分重叠的内部互连层，在内部互连层与相应的栅电极的表面之间具有绝缘层，内部互连层延伸到相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上；以及位于内部互连层上并与其接触的接触件。附图说明下面关于一些示例实施例的详细描述在结合附图来阅读时将会更好理解。但是，应当理解，示例实施例并不限于所示出的精确布置和手段。在附图中，始终使用相似的数字来指示相似的元件。而且，结合附图及前面的
和
技术介绍
，随后的详细描述及所附的权利要求将使其它所希望的特征和特性变得明显。为了图示的简单和清晰起见，附图示出了构造的一般方式，并且可以省略关于众所周知的特征和技术的描述和细节以避免不必要地使所示实施例的方面难以理解。另外，在附图中的元件不一定按比例画出。并且，附图中的填充线仅是为了例示的目的，而不构成对本专利技术的限制。在附图中：图1是示出传统的MOS的示例性结构的示意图；图2是示出根据本专利技术一个实施例的半导体器件在制造过程中的示意截面图；图3是示出根据本专利技术一个实施例的半导体器件在制造过程中的示意截面图；图4是示出根据本专利技术一个实施例的半导体器件在制造过程中的示意截面图；图5是示出根据本专利技术一个实施例的半导体器件在制造过程中的示意截面图；图6是示出根据本专利技术一个实施例的半导体器件在制造过程中的示意截面图；图7是示出根据本专利技术另一个实施例的半导体器件的示意截面图；图8是示出根据本专利技术一个实施例的半导体器件制造方法的示意流程图；图9是示出根据本专利技术另一个实施例的半导体器件制造方法的示意流程图。具体实施方式以下参考附图描述本专利技术的实施例。下面结合附图给出的详细描述意指作为一些示例实施例的描述，而不是要完整描述所有可能的实施例。也就是说，在前面的
、
技术介绍
或下面的示例实施例的详细描述中给出的任意明示的或暗示的理论并没有任何限定意图。应当理解，相同的或等同的功能可以由不同的实施例来实现。在说明书或权利要求中的词语“第一”、“第二”等（若存在）可以用于区分相似的元件而并不一定描述特定的顺序或时间次序。应当理解，这样使用的词语在适当的情况下是可交换的，使得在此所描述的实施例例如能够按照与在此所示出的或另外描述的那些顺序不同的顺序来使用。而且，词语“包括”、“包含”、“具有”及其任何变型，意指包含非排它的包括，使得包括、包含或具有一系列要素或者要件的过程、方法、物品或装置并不一定限定于那些元件，而是可以包括没有明确列出的或者该过程、方法、物品或装置所固有的其它元件。根据本公开的实施例，在相邻的栅电极之间形成有覆盖相应的栅电极侧墙上的间隔件以及半导体衬底表面的附加的内部互连层。栅极间隔件（可选地，以及栅电极顶部的一部分）可以用作源/漏连接区以减小结构面积。从而，接触件可以与覆盖间隔件及衬底表面的内部互连层接触，并由该内部互连层支承。源极/漏极可以从该附加的内部互连层连接至接触件。因而，与传统的半导体器件相比，增大了接触件与内部互连层的接触面积。进而，使得能够减小栅极－栅极间距，促进半导体器件的尺寸缩放。以下参照图描述根据本公开的实施例的半导体器件的制造方法以及所制造的半导体器件。为了便于描述，以MOS为例对比半导体器件及其制造方法进行说明。但是，本领域技术人员理解，本专利技术并不限于MOS器件，而是可以应用于任何适当的半导体器件。图8是示出根据本专利技术一个实施例的半导体器件制造方法50的示意流程图。根据半导体器件制造方法50，在步骤S100，在半导体衬底上形成具有预定间距的多个栅电极。然后，在步骤S102,形成覆盖栅电极的侧墙的间隔件。在步骤S104,在半导体衬底的表面上沉积内部互连层。其中，所形成的内部互连层覆盖在步骤S100中形成的栅电极及在步骤S102中形成的间隔件。进而，在步骤S106,选择性蚀刻去除内部互连层，以保留内部互连层的位于相邻栅电极之间且覆盖于半导体衬底的表面以及相应的间隔件上的至少一部分。接着，在步骤S108,形成位于所保留的内部互连层上并与其接触的接触件。在方法50本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在半导体衬底上形成具有预定间距的多个栅电极；形成覆盖所述栅电极的侧墙的间隔件；在所述半导体衬底的表面上沉积内部互连层，所述内部互连层覆盖所述栅电极及所述间隔件；选择性蚀刻去除所述内部互连层，以保留所述内部互连层的位于相邻栅电极之间且覆盖于所述半导体衬底的表面以及相应的所述间隔件上的至少一部分；以及形成位于所保留的所述内部互连层上并与其接触的接触件。

【技术特征摘要】
1.一种制造半导体器件的方法，包括：在半导体衬底上形成具有预定间距的多个栅电极；形成覆盖所述栅电极的侧墙的间隔件；在所述半导体衬底的表面上沉积内部互连层，所述内部互连层覆盖所述栅电极及所述间隔件；选择性蚀刻去除所述内部互连层，以保留所述内部互连层的位于相邻栅电极之间且覆盖于所述半导体衬底的表面以及相应的所述间隔件上的至少一部分，其中在选择性蚀刻去除所述内部互连层之后所述栅电极的一部分被暴露以形成所述栅电极的暴露部分；在所述半导体衬底、所述间隔件的侧墙和所述栅电极的暴露部分上形成电介质层；以及形成位于所保留的所述内部互连层上并与其接触的接触件。2.如权利要求1所述的方法，进一步包括：形成覆盖所述栅电极的第一硬掩模层，其中所述第一硬掩模层在所述选择性蚀刻步骤中用作蚀刻停止层，并且被去除。3.如权利要求2所述的方法，其中所述第一硬掩模层包括氮化物、氧化物和氮氧化物中的任何一种。4.如权利要求1所述的方法，进一步包括：形成覆盖所述内部互连层的第二硬掩模层，其中所述第二硬掩模层在所述选择性蚀刻步骤中被去除。5.如权利要求4所述的方法，其中所述第二硬掩模层包括氮化物、氧化物和氮氧化物中的任何一种。6.如权利要求1所述的方法，所述选择性蚀刻步骤进一步包括：在所述半导体衬底的表面上涂布光致抗蚀剂，对所述光致抗蚀剂进行光刻处理，去除所述光致抗蚀剂的与要保留的所述内部互连层重叠的部分之外的所述光致抗蚀剂，以及利用剩余的光致抗蚀剂为掩模选择性蚀刻去除所述内部互连层。7.如权利要求1所述的方法，其中所述内部互连层为多晶硅层或金属层。8.如权利要求1所述的方法，其中所述内部互连层的厚度为300-400埃。9.一种制造半导体器件的方法，包括：在半导体衬底上形成具有预定间距的多个栅电极；形成覆盖所述栅电极的表面的硬掩模层；形成覆盖所述栅电极的侧墙的间隔件；在所述半导体衬底的表面上沉积内部互连层，所述内部互连层覆盖所述硬掩模层及所述间隔件；选择性蚀刻去除所述内部互连层，以保留所述内部互连层和所述硬掩模层的与相邻栅电极的一部分重叠的部分，以及保留所述内部互连层延伸到所述相邻栅电极之间且覆盖于所述半导体衬底的表面以及相应的间隔件上的部分，其中在选择性...

【专利技术属性】
技术研发人员：曹国豪，杨广立，周扬，王刚宁，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31