一种半导体器件结构及其制作方法技术

本发明专利技术提供一种用于制作半导体器件结构的方法，包括：提供衬底，衬底包括有源区和隔离区，在衬底上形成有位于有源区上方的第一栅极结构和位于隔离区上方的作为虚设栅极结构的第二栅极结构，其中，在第一和第二栅极结构两侧形成有间隙壁结构；至少部分地蚀刻去除位于第二栅极结构两侧的间隙壁结构；在衬底上方形成内部互连材料层；至少蚀刻去除位于第一栅极结构上的全部内部互连材料层，以形成与第一栅极结构电性隔离而与第二栅极结构电性连接的内部互连层；以及在内部互连层上形成源/漏区接触孔。根据本发明专利技术的方法，能够减小栅极结构与隔离结构之间的间距，从而缩小半导体器件的尺寸，进而提高半导体晶片的利用率并降低制造成本。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种用于制作半导体器件结构的方法，包括：提供衬底，衬底包括有源区和隔离区，在衬底上形成有位于有源区上方的第一栅极结构和位于隔离区上方的作为虚设栅极结构的第二栅极结构，其中，在第一和第二栅极结构两侧形成有间隙壁结构；至少部分地蚀刻去除位于第二栅极结构两侧的间隙壁结构；在衬底上方形成内部互连材料层；至少蚀刻去除位于第一栅极结构上的全部内部互连材料层，以形成与第一栅极结构电性隔离而与第二栅极结构电性连接的内部互连层；以及在内部互连层上形成源/漏区接触孔。根据本专利技术的方法，能够减小栅极结构与隔离结构之间的间距，从而缩小半导体器件的尺寸，进而提高半导体晶片的利用率并降低制造成本。【专利说明】
本专利技术涉及半导体制造领域，尤其涉及一种半导体器件结构以及用于制作该半导体器件结构的方法。
技术介绍
集成电路中持续增大的器件密度促使器件性能和成本的不断改进。为了有利于器件密度的进一步增大，不断需要新技术来减小半导体器件的尺寸。目前，常规的互补式金属氧化物半导体(CMOS)工艺流程大致为:STI形成一阱形成一栅极氧化物(GOX)形成一多晶硅栅极形成一间隙壁形成一自对准硅化物形成一接触孔形成。然而，栅极结构与浅槽隔离(STI)结构之间的间距受到栅极间隙壁(spacer)、接触孔尺寸和接触孔-有源区规则等因素限制，从而给进一步缩小芯片的面积带来了困难。因此，需要一种新型的半导体器件结构及其制作方法，以解决现有技术中存在的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为解决上述现有技术中存在的问题，根据本专利技术的一个方面，提供一种用于制作半导体器件结构的方法，包括:提供衬底，所述衬底包括有源区和隔离区，在所述衬底上形成有位于所述有源区上方的第一栅极结构和位于所述隔离区上方的作为虚设栅极结构的第二栅极结构，其中，在所述第一栅极结构两侧以及所述第二栅极结构两侧形成有间隙壁结构；至少部分地蚀刻去除位于所述第二栅极结构两侧的所述间隙壁结构；在所述衬底、所述第一和第二栅极结构上方形成内部互连材料层；至少蚀刻去除位于所述第一栅极结构上的全部所述内部互连材料层，以形成与所述第一栅极结构电性隔离而与所述第二栅极结构电性连接的内部互连层；以及在所述内部互连层上形成源/漏区接触孔。优选地，形成所述源/漏区接触孔的步骤包括:在所述衬底上方形成层间介电层；以及在所述层间介电层中形成与所述内部互连层对应的源/漏区接触孔，所述源/漏区接触孔经由所述内部互连层而连接至位于所述有源区中的源/漏区。优选地，当在所述层间介电层中形成所述源/漏区接触孔时，在所述层间介电层中形成与所述第一栅极结构对应的栅极接触孔。优选地，所述第一和第二栅极结构均包括栅极介电层和位于所述栅极介电层上的栅极材料层。优选地，所述内部互连材料层的构成材料与所述栅极材料层的构成材料相同。 优选地，所述栅极材料层的构成材料为多晶硅。优选地，至少部分地蚀刻去除位于所述第二栅极结构两侧的所述间隙壁结构的步骤是使用掩模版通过选择性蚀刻工艺来执行的。优选地，所述第二栅极结构与所述第一栅极结构是采用相同的工艺步骤同时形成的。优选地，蚀刻去除位于所述第一栅极结构上的所述内部互连材料层的步骤包括:在所述内部互连材料层上形成内部互连层掩蔽层；依次蚀刻所述内部互连层掩蔽层和所述内部互连材料层，以形成所述内部互连层；以及去除所述内部互连层掩蔽层。优选地，去除所述内部互连层掩蔽层采用湿法蚀刻工艺。优选地，所述隔离区采用浅槽隔离工艺形成。优选地，在所述衬底上方形成所述内部互连材料层之前还包括预清洗步骤。优选地，在蚀刻去除位于所述第一栅极结构上的所述内部互连材料层的同时，蚀刻去除位于所述第二栅极结构上的一部分所述内部互连层。优选地，位于所述第二栅极结构的靠近所述第一栅极结构的一侧的所述间隙壁结构被蚀刻去除。根据本专利技术的另一个方面，提供一种半导体器件结构，包括:衬底，所述衬底包括有源区和隔离区；第一栅极结构，所述第一栅极结构位于所述有源区上方；第二栅极结构，所述第二栅极结构位于所述隔离区上方，且为虚设栅极结构；和内部互连层，所述内部互连层将位于所述有源区中的源/漏区与所述第二栅极结彼此电性相连，而与所述第一栅极结构电性隔离。优选地，所述半导体器件结构还包括:间隙壁结构，所述间隙壁结构位于所述第一栅极结构的两侧，并且其中，所述内部互连层通过所述间隙壁结构而与所述第一栅极结构电性隔尚。优选地，所述间隙壁结构还形成在所述第二栅极结构的远离所述第一栅极结构的一侧。优选地，所述半导体器件结构还包括:层间介电层，所述层间介电层形成在所述衬底、所述第一和第二栅极结构上方，且所述层间介电层中形成有与所述源/漏区对应的源/漏区接触孔，所述源/漏区接触孔经由所述内部互连层而与所述源/漏区电性连接。优选地，在所述层间介电层中还形成有与所述第一栅极结构对应的栅极接触孔。综上所述，根据本专利技术的方法，能够减小栅极结构与隔离结构(例如，STI结构)之间的间距，从而缩小半导体器件的尺寸，进而提高半导体晶片的利用率并降低制造成本。并且，由于虚设栅极结构可以用作第一层互连层，因而可以省略一道外部互连工序，从而能够进一步降低制造成本。此外，由于隔离区上的虚设多晶硅栅极结构与有源区的多晶硅栅极结构是在同一工艺步骤中形成的，因而本专利技术的方法能够与现有工艺兼容，并实现可靠的在线工艺控制。【专利附图】【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1为根据本专利技术示例性实施例制造半导体器件的工艺流程图；图2A-2F为根据本专利技术示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图；以及图3为根据现有技术制作的相当于图2F的半导体器件结构的示意性剖面图。【具体实施方式】接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底而完全，并且将本专利技术的范围完全地传递给本领域技术人员。附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地位于其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。图1示出了根据本专利技术示例性实施例制造半导体器件的工艺流程图，图2A-2F示出了根据本专利技术示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本专利技术的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细本文档来自技高网...

【技术保护点】
一种用于制作半导体器件结构的方法，包括：提供衬底，所述衬底包括有源区和隔离区，在所述衬底上形成有位于所述有源区上方的第一栅极结构和位于所述隔离区上方的作为虚设栅极结构的第二栅极结构，其中，在所述第一栅极结构两侧以及所述第二栅极结构两侧形成有间隙壁结构；至少部分地蚀刻去除位于所述第二栅极结构两侧的所述间隙壁结构；在所述衬底、所述第一和第二栅极结构上方形成内部互连材料层；至少蚀刻去除位于所述第一栅极结构上的全部所述内部互连材料层，以形成与所述第一栅极结构电性隔离而与所述第二栅极结构电性连接的内部互连层；以及在所述内部互连层上形成源/漏区接触孔。

【技术特征摘要】

【专利技术属性】
技术研发人员：曹国豪，蒲贤勇，杨广立，汪铭，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31