本发明专利技术提供一种非易失性存储器器件，包括：存储器阵列(12)，其具有布置在至少一个逻辑行(20)中的多个非易失性存储器单元(11)，逻辑行(20)包括共用共同的控制线(22)的第一行(20a)和第二行(20b)；以及多个位线(BLJa、BLJb)。每个逻辑存储器单元(11)具有用于存储第一逻辑值直接存储器单元和用于存储第二逻辑值的互补存储器单元，第二逻辑值与在对应的直接存储器单元(11a)中的第一逻辑值互补。每个逻辑存储器单元(11)的直接存储器单元(11a)和互补存储器单元(11b)耦合到相应的分离的位线(BLJa、BLJb)并且被放置为一个在相应的逻辑行(20)的第一行(20a)中，并且另一个在相应的逻辑行(20)的第二行(20b)中。
【技术实现步骤摘要】
具有成簇的存储器单元的非易失性存储器器件
本专利技术涉及具有成簇的存储器单元的非易失性存储器器件。
技术介绍
众所周知，若干集成的电子器件需要一定量的非易失性存储器。照例来说，非易失性存储器可以用在独立的存储器板或卡中，该存储器板或卡与集成有器件的控制和处理功能的芯片分离。然而，在一些情况中，需要为处理单元提供集成在同一芯片中的嵌入式非易失性存储器。在常规的独立非易失性存储器器件中，存储器单元的结构在广泛用于制造处理和控制部件的CMOS制造工艺中不易集成。特别是对于标准CMOS工艺流程来说，浮置栅极单元通常需要一个附加的多晶硅层。因此，标准CMOS工艺中的非易失性存储器单元的集成将需要附加的处理步骤和掩膜，这将会造成成本的不合理增长，尤其是在考虑到经常只需要非常小量的集成的非易失性存储器时。因此，具有不同构造的非易失性存储器单元已经被设计出来，其中，可以用单个多晶硅层制造存储器单元的浮置栅极和所有其它集成MOS晶体管的栅极区域。在该方式中，避免了附加的工艺步骤和掩膜，并且CMOS工艺流程中的集成更加容易。有成本效益的(Cost-Effective)非易失性存储器单元利用选择MOS晶体管来将存储浮置栅极与控制区域电容性地耦合，以进行读取和擦除操作，而双极型晶体管通过热电子的注入而用于编程操作。擦除是基于福勒-诺得海姆(Fowler-Nordheim)效应。这种存储器单元以功耗和占用面积为代价来支持编程速度。此外，有成本效益的单元的编程/擦除周期的最大数量远低于独立存储器的单元的编程/擦除周期的最大数量。福勒-诺得海姆存储器单元对于编程和擦除都利用了其同名的效应，并且由于编程/擦除周期的更大数量通常可用并且功耗更低，因而比有成本效益的单元更受欢迎。有成本效益的和福勒-诺得海姆非易失性存储器单元的示例在美国专利公开N0.2011/0157977A1 中有所描述。为了降低误差并提高稳定性，非易失性存储器阵列可以使用两个互补的单元来存储一位。每对互补的单元的一个单元(直接单元)存储一个逻辑值，而互补的逻辑值存储在同一对单元的另一个单元(互补单元)中。因此，一对物理的互补的单元形成一个逻辑单元，其中存储了一位。为了提高信号幅度以及避免误差，差分地读取互补的单元。另外，需要若干偏置电连接线向阵列中的每个单元端子提供适当的电压，以进行编程、擦除和读取操作。这种需要导致特定的阵列设计。在图1的示例中，两个相邻的行la、Ib共用控制栅极结构2，并且各自容纳两个逻辑单元5 ( S卩，两对互补的物理单元)的簇3。在同一簇3中的逻辑单元5具有相邻的列地址。例如，具有较低的列地址K的逻辑单元5布置在行Ia中；并且，具有较高的列地址K+1的逻辑单元5布置在行Ib中。此外，两个逻辑单元5的直接存储器单元5a在第一阵列列中对准；并且，两个逻辑单元5的互补存储器单元5b在与第一阵列列相邻的第二阵列列中对准。直接存储器单元5a由第一位线BLJd和位控制线的第一集合服务，位控制线的第一集合在此标号为BKd、BNKd, BK+ld、BNK+Id ；并且，互补存储器单元5b由第二位线BLJc和位控制线的第二集合服务，位控制线的第二集合在此标号为 BKc、BNKc, BK+lc、BNK+Ic0通常，位选择线的集合包括4个位选择线。因此，对于每个簇，列寻址需要两个位线(BLJd、BLJc)以及两倍于每个集合中的位选择线的位选择线。在图1的示例中，需要10个连接线来寻址两个逻辑单元。因此，对用于列寻址的连接线的需要相较于物理单元本身的结构来说大概更能决定单元间距。
技术实现思路
本专利技术的目的在于提供一种非易失性存储器器件，其能够避免或至少缩小已知的非易失性存储器的局限性，以及，特别是能减少面积需求。根据本专利技术，提供了一种如权利要求1中所限定的非易失性存储器器件。【附图说明】为了更好地理解本专利技术，仅借由非限制的示例并且参考附图描述了本专利技术的一个实施方式，其中:图1是已知的非易失性存储器阵列的一部分的简化框图；图2是非易失性存储器器件的简化框图；图3是非易失性存储器阵列的行的框图，该非易失性存储器阵列并入在图2的非易失性存储器器件中并且根据本专利技术的一个实施方式制造；图4是图3的非易失性存储器阵列的行中的存储器单元的簇的更详细的框图；以及图5是图4的存储器单元的簇的框架和电气的混合图。【具体实施方式】参考图2，差分非易失性存储器器件标注为标号10，并且包括多个非易失性逻辑存储器单元11，该多个非易失性逻辑存储器单元11组织在逻辑行20和逻辑列21中，以形成阵列12 (例如，128-512行和512-1024列)。存储器器件10进一步包括地址缓冲器13、行译码器14、列译码器15、读/写单元17以及输入/输出缓冲器18(以下，术语“写”用于中立地指示逻辑存储器单元11的编程和擦除操作)。地址缓冲器13接收从阵列12的页面选择的单元的地址。将地址的行和列部分提供给行译码器14和列译码器15，该行译码器14和列译码器15选择阵列12的对应的行和列。读/写单元17控制行译码器14和列译码器15，并且具有存储器单元的编程、擦除和读操作所需的部件(包括例如，具有电荷泵的电源管理单元、读放大器、比较器、参考单元、信号生成器)。读/写单元17耦合到输入/输出缓冲器18，以接收将要存储在阵列12中的词并且向外部供应从阵列12读出的词。图3示出存储器阵列12的示例性逻辑行20，该逻辑行20耦合到列译码器15。每个逻辑行20包括第一行20a和第二行20b，两者彼此相邻运行并且共用共同的控制栅极线22。如图4所示，每个逻辑存储器单元11 (具体参见图3)包括一个相应的(物理的)直接存储器单元Ila和一个(物理的)互补存储器单元lib。在一个实施方式中，属于同一逻辑行20的逻辑存储器单元11具有其直接存储器单元I Ia和互补存储器单元Ilb分别在逻辑行20的第一行20a和第二行20b中对准(同样参见图3和5)。直接存储器单元I Ia和互补存储器单元Ilb是基于单多晶硅层的浮置栅极MOS晶体管，其阈值电压取决于存储在相应的浮置栅极中的电荷量。直接存储器单元Ila和互补存储器单元Ilb可以具有美国专利申请公开N0.US 2011/0157977A1中所描述的福勒-诺得海姆单元的结构。然而，可以理解的是，其它的单元结构也可用并且可以优势地利用。每个直接存储器单元Ila和每个互补存储器单元Ilb能够存储指示N位信息的2N个电荷水平。在以下描述中，将参考每个存储器单元IlaUlb可以存储2个电荷水平和I位的情况。然而，可以理解的是，公开的示例不被认为是限制性的。当直接存储器单元Ila或互补存储器单元Ilb编程为具有第一(高)阈值时，第一逻辑值(例如，“O”)可以理解为存储在该直接存储器单元Ila或该互补存储器单元Ilb中；并且，当直接存储器单元Ila或互补存储器单元Ilb编程为具有第二(低)阈值时，第二逻辑值(例如，“I”)可以理解为存储在该直接存储器单元Ila或该互补存储器单元Ilb中。在每个逻辑存储器单元11中，相应的直接存储器单元IIa存储第一逻辑值和第二逻辑值中的一个值，并且相应的互补存储器单元Iib存储第一逻辑值和第二逻辑值中的另一个(互补的)值。因此，属于同一逻本文档来自技高网...
【技术保护点】
一种非易失性存储器器件，包括：存储器阵列(12)，包括布置在至少一个逻辑行(20)中的多个非易失性逻辑存储器单元(11)，所述逻辑行(20)包括共用共同的控制线(22)的第一行(20a)和第二行(20b)；多个位线(BLJa、BLJb)；其中每个逻辑存储器单元(11)包括被配置为存储相应的第一逻辑值的直接存储器单元(11a)和被配置为存储相应的第二逻辑值互补存储器单元(11b)，所述第二逻辑值与存储在同一逻辑存储器单元(11)的所述直接存储器单元(11a)中的所述第一逻辑值互补；并且其中每个逻辑存储器单元(11)的所述直接存储器单元(11a)和所述互补存储器单元(11b)耦合到相应的分离的位线(BLJa、BLJb)，并且被放置为一个在相应的逻辑行(20)的所述第一行(20a)中，并且另一个在相应的逻辑行(20)的所述第二行(20b)中。
【技术特征摘要】
2012.07.31 IT TO2012A0006821.一种非易失性存储器器件，包括: 存储器阵列(12)，包括布置在至少一个逻辑行(20)中的多个非易失性逻辑存储器单元(11)，所述逻辑行(20)包括共用共同的控制线(22)的第一行(20a)和第二行(20b)； 多个位线(BLJa、BLJb)； 其中每个逻辑存储器单元(11)包括被配置为存储相应的第一逻辑值的直接存储器单元(Ila)和被配置为存储相应的第二逻辑值互补存储器单元(11b)，所述第二逻辑值与存储在同一逻辑存储器单元(11)的所述直接存储器单元(Ila)中的所述第一逻辑值互补； 并且其中每个逻辑存储器单元(11)的所述直接存储器单元(Ila)和所述互补存储器单元(Ilb)耦合到相应的分离的位线(BLJa、BLJb)，并且被放置为一个在相应的逻辑行(20)的所述第一行(20a)中，并且另一个在相应的逻辑行(20)的所述第二行(20b)中。2.根据权利要求1所述的存储器器件，其中所述逻辑存储器单元(11)进一步布置在簇(25a)中，每个簇至少包括第一子簇(25a)和第二子簇(25b);并且其中每个逻辑存储器单元(11)具有相应的直接存储器单元(Ila)和互补存储器单元(11b)，一个在相应的簇(25a)的所述第一子簇(25a)中，并且另一个在相应的簇(25a)的所述第二子簇(25b)中。3.根据权利要求2所述的存储器器件，其中在每个簇中，在所述第一子簇(25a)中的所述直接存储器单元(Ila)和所述互补存储器单元(Ilb)均耦合到第一位线(BLJa)，并且在所述第二子簇(25b)中的所述直接存储器单元(Ila)和所述互补存储器单元(Ilb)均耦合到第二位线(BLJb)。4.根据权利要求3所述的存储器器件，其中每个簇(25)包括数量M的逻辑存储器单元(11)，并且由M/4个第一位线(BLJa)和M/4个第二位线(BLJb)服务。5.根据权利要求4所述的存储器器件，其中每个簇包括第一逻辑存储器...
【专利技术属性】
技术研发人员：F·德桑蒂斯，M·帕索蒂，A·拉尔，
申请(专利权)人：意法半导体股份有限公司，意法半导体有限公司，
类型：发明
国别省市：
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