非易失性半导体存储器装置及其读出方法制造方法及图纸

一种非易失性半导体存储器装置及其读出方法。该非易失性半导体存储器装置，从每个记忆单元读出三次以上的奇数次的数据以根据多数决法则决定并输出数据数值，包括：3以上的奇数个锁存电路，每个锁存电路包括一电容，每个锁存电路的该电容选择性地依序保持从每个记忆单元读出该奇数次的该数据其中一个的电压；以及一控制电路，在每一该奇数个锁存电路的该电容选择性地依序存储从每一该多个记忆单元读出该奇数次的该数据其中一个的电压之后，并联连接该奇数个锁存电路的电容，根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值。

【技术实现步骤摘要】
非易失性半导体存储器装置及其读出方法
本专利技术涉及例如快闪存储器等的可电抹除且可编程只读存储器(EEPROM)与其读出方法。
技术介绍
已知的NAND型非易失性半导体装置具有在位线和源极线之间以多个记忆单元晶体管(以下称记忆单元)串联连接而成的NAND串列，并实现高度集成化。在一般的NAND型非易失性半导体记忆装置中，当执行抹除(erase)时，会施加例如20伏特的高电压至半导体基板，并施加0伏特至字线。因此，电子从例如由多晶硅等形成的电荷蓄积层的浮动栅极拔除，使临界电压(thresholdvoltage)比抹除临界电压(例如-3伏特)更低。除此之外，当执行写入(write-in，编程(program))时，施加0伏特至半导体基板，并施加例如20伏特的高电压至控制栅极。如此一来，电子由半导体基板注入浮动栅极，使得临界电压比写入临界电压(例如1伏特)更高。具有这些临界电压的记忆单元通过将位于写入临界电压与读出临界电压之间的读出电压(例如0伏特)施加于控制栅极来得知是否有电流流经记忆单元以判断其状态。图18所示为根据专利文献1所公开的第1先前例的EEPROM的配置示意图。图18中显示存储器芯片100以及控制器160。存储器芯片100包括连接至列解码电路111和行解码电路113的记忆单元阵列101。读出电路121包括感测放大器以及其他任何相关电路。读出电路121的输出被施加至一系列的寄存器。将存储器芯片100连接至控制器160的总线130在控制器160和存储器芯片100之间传送数据、地址、指令和参数等。在图18所示的例子中，读出数据的复合值在存储器芯片100中形成并接着被传送至控制器以待输出至主机端(host)。在图18中还公开了读出数据的平均电路，此平均电路包括累加器(accumulator)123以及除法器129，并利用累加器和除法器根据个别的读出数据计算平均值。专利文献：专利文献1：日本专利特开2004-005909号公报。专利文献2：日本专利特开2010-165400号公报。
技术实现思路
专利技术所欲解决的问题：图19所示为记忆单元的数量与临界电压之间的关系图，用以说明图18的EEPROM的感测界限(sensingmargin)，而图20所示为图18的EEPROM中的读出电流I(t)随时间变化的示意图。在图18的EEPROM中，如图19所示，利用一预设字线电压Vread检测位线的单元电流以从记忆单元读出数据。在经过数个编程和抹除数据的周期之后，对大部分记忆单元而言，在不同数据数值之间临界电压很接近，且在大多数情况下，读出不同数据数值时的感测界限并不充分。基于下列所述的原因，被检测的单元的临界电压总是不同，因此，如图20所示，在读出电流I上会产生差异(variation)ΔI，增加数据读出错误。(1)随机电讯信号(RandomTelegraphSignal，RTS)噪声；(2)陷落电荷(trappedcharge)的传送；(3)感测电路的不稳定以及所伴随的噪声；以及(4)读出电压Vread的差异以及所伴随的噪声。为解决问题，在如上所述的第1已知例中，会平均多个读出数据，也就是说，在第1已知例中会利用多次的读出方法以及多数决法则(majorityrule)的决定方法。图21所示为根据专利文献2所公开的第2已知例的EEPROM中感测放大电路的锁存单元的示意图。在图21中，221～236为金属氧化物半导体(MetalOxideSemiconductor，MOS)晶体管，237为传输门(transfergate)，而IV201～IV205为反相器。在此，MOS晶体管223和234为用来检测从记忆单元读出的数据的晶体管，反相器IV201和IV202构成一锁存电路以短暂地存储数据以供逻辑操作。为进行多数决法则的操作，第2已知例的锁存电路被配置为包括3个锁存器0DL～2DL，用以存储从相同记忆单元读出的多笔数据。此锁存电路也通过MOS晶体管229、230、233和234执行逻辑加法和逻辑反转的操作，并通过MOS晶体管227、228、231和232执行逻辑乘法和逻辑反转的操作，以及输出所执行的操作的结果数据。尽管如此，图21的第2已知例具有下列问题：(1)由于逻辑操作的电路被附加至锁存单元，因此电路尺寸变得非常大。(2)由于每个逻辑操作为相继执行，因此多数决法则的操作会花费很多时间。本专利技术的目的为解决上述问题。因此，对于利用多数决法则执行数据读出的非易失性记忆装置，提供一种相较于现有技术可以大幅度缩短处理时间并缩小电路尺寸的非易失性半导体记忆装置以及其读出方法。解决问题的手段：本专利技术提供一种非易失性半导体存储器装置，通过从每一多个记忆单元读出三次以上的奇数次的数据以根据多数决法则决定并输出一数据数值，其中该多个记忆单元连接至对应字线，并连接于多条字线以及多条源极线之间，该非易失性半导体存储器包括：奇数个锁存电路，该奇数为3以上，其中每一该奇数个锁存电路包括一电容，每一该奇数个锁存电路的该电容选择性地依序保持从每一该多个记忆单元读出该奇数次的该数据其中一个的电压；以及一控制电路，在每一该奇数个锁存电路的该电容选择性地依序存储从每一该多个记忆单元读出该奇数次的该数据其中一个的电压之后，并联连接该奇数个锁存电路的电容，根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值。在上述非易失性半导体存储器装置中，每一该奇数个锁存电路还包括一锁存器，该锁存器由二个互相连接至彼此的反相器所构成。此外，在上述非易失性半导体存储器装置中，每一该奇数个锁存电路还包括一选择晶体管，该选择晶体管被开启或关闭以分别选择或不选择每一该奇数个锁存电路以及其电容。上述非易失性半导体存储器装置还包括：一锁存电路，取代该奇数个锁存电路，包括彼此串联连接的奇数个晶体管以及奇数个电容，该奇数个电容连接至该奇数个晶体管之间的连接点以及距离该锁存电路的输入/输出端最远的一晶体管端点。另外，上述非易失性半导体存储器装置还包括：一感测电路，连接至每一该奇数个锁存电路，用以并联连接该奇数个锁存电路的电容，以及根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值。在此，该感测电路可还包括：一选择晶体管，该选择晶体管被开启或关闭以分别选择或不选择该感测电路；以及一锁存器，包括二反相器，用以感测并保存该数据的每一个的电压。或者，该感测电路可还包括：一反相器，感测并输出该数据的每一个的电压；一保持电容，保持从该反相器输出的电压；以及一选择晶体管，该选择晶体管被开启或关闭以使该保持电容分别输出或不输出所保持的电压至从每一该多个记忆单元读出该数据的电路。上述非易失性半导体存储器装置还包括：另一电容，配置于一电路中，该电路中通过连接至读出的感测电路的数据感测点，从该多个记忆单元读出数据；其中该另一电容用于取代该奇数个锁存电路其中一个。另外，在上述非易失性半导体存储器装置中，每一该奇数个锁存电路连接至一数据感测点。除此之外，在上述非易失性半导体存储器装置中，每一该奇数个锁存电路连接至该非易失性半导体存储器装置的分页缓冲器内的一锁存电路的输入/输出端。本专利技术另一实施例提供一种读出方法，适用于一非易失性半导体存储器装置，通过从每一多本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器装置，通过从每一多个记忆单元读出三次以上的奇数次的数据以根据多数决法则决定并输出一数据数值，其中该多个记忆单元连接至对应字线，并连接于多条字线以及多条源极线之间，该非易失性半导体存储器包括：奇数个锁存电路，该奇数为3以上，其中每一该奇数个锁存电路包括一电容，每一该奇数个锁存电路的该电容选择性地依序保持从每一该多个记忆单元读出该奇数次的该数据其中一个的电压；以及一控制电路，在每一该奇数个锁存电路的该电容选择性地依序存储从每一该多个记忆单元读出该奇数次的该数据其中一个的电压之后，并联连接该奇数个锁存电路的电容，根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值。

【技术特征摘要】
2012.08.01 JP 2012-1712001.一种非易失性半导体存储器装置，通过从每一多个记忆单元读出三次以上的奇数次的数据以根据多数决法则决定并输出一数据数值，其中该多个记忆单元连接至对应字线，并连接于多条字线以及共用源极线之间，该非易失性半导体存储器包括：奇数个锁存电路，该奇数为3以上，其中每一该奇数个锁存电路包括一电容，每一该奇数个锁存电路的该电容选择性地依序保持从每一该多个记忆单元读出该奇数次的该数据其中一个的电压；一控制电路，在每一该奇数个锁存电路的该电容选择性地依序存储从每一该多个记忆单元读出该奇数次的该数据其中一个的电压之后，并联连接该奇数个锁存电路，根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值；以及另一电容，配置于一电路中，该电路中通过连接至读出的感测电路的数据感测点，从该多个记忆单元读出数据，其中该另一电容用于取代该奇数个锁存电路其中一个。2.如权利要求1所述的非易失性半导体存储器装置，其中每一该奇数个锁存电路还包括一锁存器，该锁存器由二个互相连接至彼此的反相器所构成。3.如权利要求1所述的非易失性半导体存储器装置，其中每一该奇数个锁存电路还包括一选择晶体管，该选择晶体管被开启或关闭以分别选择或不选择每一该奇数个锁存电路以及其电容。4.如权利要求1所述的非易失性半导体存储器装置，还包括：一感测电路，连接至每一该奇数个锁存电路，根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值。5.如权利要求4所述的非易失性半导体存储器装置，其中该感测电路还包括：一选择晶体管，该选择晶体管被开启或关闭以分别选择或不选择该感测电路；以及一锁存器，包括二反相器，用以感测并保存该数据的每一个的电压。6.如权利要求4所述的非易失性半导体存储器装置，其中该感测电路还包括：一反相器，感测并输出该数据的每一个的电压；一保持电容，保持从该反相器输出的电压；以及一选择晶体管，该选择晶体管被开启或关闭以使该保持电容分别输出或不输出所保持的电压至从每一该多个记忆单元读出该数据的电路。7.如权利要求1所述的非易失性半导体存储器装置，其中每一该奇数个锁存电路连接至一数据感测点。8.如权利要求1所述的非易失性半导体存储器装置，其中每一该奇数个锁存电路连接至该非易失性半导体存储器装置的分页缓冲器内的一锁存电路的输入/输出端。9.一种数据数值读出方法，适用于一非易失性半导体存储器装置，通过从每一多个记忆单元读出三次以上的奇数次的数据以根据多数决法则决定并输出一数据数值，其中该多个记忆单元连接至对应字线，并连接于多条字线以及共用源极线之间，该非易失性半导体存储器装置包括奇数个锁存电路，该奇数为3以上，其中每一该奇数个锁存电路包括一电容，每一该奇数个锁存电路的该电容选择性地依序保持从每一该多个记忆单元读出该奇数次的该数据其中一个的电压，该非易失性半导体存储器装置还包括另一电容，配置于一电路中，该电路中通过连接至读出的感测电路的数据感测点，从该多个记忆单元读出数据，其中该另一电容用于取代该奇数个锁存电路其中一个，该数据数值读出方法包括：在每一该奇数个锁存电路的该电容选择性地依序存储从每一该多个记忆单元读出该奇数次的该数据其中一个的电压之后，并联连接该奇数个锁存电路的电容，以及根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值。10.一种非易失性半导体存储器装置，通过从每一多个记忆单元读出三次以上的奇数次的数据以根据多数决法则决定并输出一数据数值，其中该多个记忆单元连接至对应字线，并连接于多条字线以及共用源极线之间，该非易失性半导体存储器包括：一锁存电路，包括彼此串联连接的奇数个晶体管以及奇数个电容，该奇数为3以上，该奇数个电容连接至该奇数个晶体...

【专利技术属性】
技术研发人员：中山晶智，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
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