半导体存储器件制造技术

本发明专利技术公开了一种半导体存储器件，包括：存储串，每个存储串包括漏极选择晶体管、存储器单元以及源极选择晶体管；第一位线，与存储串之中的第一组存储串的漏极选择晶体管耦接；第二位线，与存储串之中的第二组存储串的漏极选择晶体管耦接；源极线，与存储串的源极选择晶体管耦接；以及外围电路，所述外围电路被配置成：将与供应了预充电电压的源极线耦接的未选中的存储串的源极选择晶体管导通，或者将与供应了编程禁止电压的位线耦接的未选中的存储串的漏极选择晶体管导通，以在将编程电压供应到存储串之中的选中的存储串所包括的存储器单元之前，对未选中的存储串的沟道区预充电。

【技术实现步骤摘要】
半导体存储器件相关申请的交叉引用本申请基于并要求2012年8月10日向韩国知识产权局提交的申请号为10-2012-0087745的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种半导体存储器，更具体而言，涉及一种包括具有三维结构的存储块的半导体存储器件。
技术介绍
非易失性存储器件是即使切断电源也保持储存的数据的存储器件。由于具有二维结构(其中存储器件以单层被制造在硅衬底上)的存储器件的集成度的提高近来已经达到极限，已经提出了具有三维结构(其中存储器单元大体垂直地层叠在硅衬底上)的非易失性存储器件。在以三维结构形成存储器单元时，已经提出了根据操作条件的各种结构，并且为了根据所提出的结构来改善电学特性可以重新调整操作条件。因此，需要将包括层叠的存储器单元的存储块的三维结构和操作方法彼此优化。
技术实现思路
本专利技术的示例性实施例针对提供一种能够将具有三维结构的存储块和操作方法优化的半导体存储器件。本专利技术的一个实施例提供了一种半导体存储器件，所述半导体存储器件包括:存储串，每个存储串包括大体垂直地设置在衬底之上的漏极选择晶体管、存储器单元以及源极选择晶体管；第一位线，所述第一位线与存储串之中的第一组存储串的漏极选择晶体管耦接；第二位线，所述第二位线与存储串之中的第二组存储串的漏极选择晶体管耦接；源极线，所述源极线与存储串的源极选择晶体管耦接；以及外围电路，所述外围电路被配置成:将与供应了预充电电压的源极线耦接的未选中的存储串的源极选择晶体管导通，或者将与供应了编程禁止电压的位线耦接的未选中的存储串的漏极选择晶体管导通，以在将编程电压供应到存储串之中的选中的存储串所包括的存储器单元之前，将未选中的存储串的沟道区预充电。本专利技术的另一个实施例提供了一种半导体存储器件，所述半导体存储器件包括:存储串，每个存储串包括大体垂直地连接在衬底上的漏极选择晶体管、存储器单元以及源极选择晶体管；位线，所述位线与存储串中包括的漏极选择晶体管耦接；源极线，所述源极线分别与存储串中包括的源极选择晶体管耦接；以及外围电路，所述外围电路被配置成将预充电电压供应到源极线，并且导通未选中的存储串的源极选择晶体管，以在将编程电压供应到存储串之中的选中的存储串所包括的存储器单元之前，将未选中的存储串的沟道区预充电。本专利技术的另一个实施例提供了一种半导体存储器件，所述半导体存储器件包括:存储串，每个存储串将漏极选择晶体管、存储器单元以及源极选择晶体管串联连接；第一位线，所述第一位线与存储串之中的第一组存储串的漏极选择晶体管耦接；第二位线，所述第二位线与存储串之中的第二组存储串的漏极选择晶体管耦接；以及源极线，所述源极线分别与存储串的源极选择晶体管耦接。在将编程电压供应到选中的存储串的存储器单元之前，存储串之中的未选中的存储串的存储器单元处于预充电状态或浮置状态。根据本专利技术的实施例，可以通过优化具有三维结构的存储块及其操作方法来改善操作特性。前述的总结仅是说明性的，并非意图以任何方式进行限制。除了上述说明性的方面、实施例以及特点以外，通过参照附图和以下的详细描述，进一步的方面、实施例以及特点将变得明显。【附图说明】通过参照附图来详细地描述本专利技术的实施例，本专利技术的以上和其他的特点和优点对于本领域的技术人员将变得更加明显，其中:图1是用于说明根据本专利技术的一个实施例的半导体存储器件的框图；图2A和图2B是用于说明具有图1所不的二维结构的存储块的一个实施例的视图；图3是用于说明具有图2A和图2B所示的三维结构的存储块的一个实施例的电路图；图4A和图4B是用于说明具有图1所不的二维结构的存储块的另一个实施例的视图；图5是用于说明具有图4A和图4B所不的二维结构的存储块的另一个实施例的电路图；图6A和图6B是用于说明具有图1所不的二维结构的存储块的另一个实施例的视图；图1是用于说明具有图6A和图6B所不的二维结构的存储块的另一个实施例的电路图；图8是示意性地说明根据本专利技术的一个实施例的存储系统的框图；图9是示意性地说明根据前述各种实施例来执行编程操作的融合式存储器件或融合式存储系统的框图；以及图10是示意性地说明包括根据本专利技术的一个实施例的快闪存储器件的计算系统的框图。【具体实施方式】在下文中将参照附图详细地描述本专利技术的实施例。然而，本专利技术不局限于以下公开的实施例，而是可以采用不同的方式实施，并且本专利技术的范围不局限于以下的实施例。确切地说，提供这些实施例以更充分地公开本专利技术，并向本专利技术有关领域技术人员完全地传达本专利技术的精神，并且本专利技术的范围应当通过本专利技术的权利要求来理解。在本说明书中，“连接/耦接”表示一个部件与另一个部件直接耦接或经由另一个部件间接耦接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。图1是说明根据本专利技术的一个实施例的半导体存储器件的框图。参见图1，半导体存储器件可以包括存储器阵列110和外围电路120、130、140、150以及160。外围电路可以包括控制电路120和操作电路130、140、150以及160。在快闪存储器件的情况下，操作电路可以包括控制电路120、电压供应电路130、页缓冲器组140、列选择电路150以及输入/输出电路160。存储器阵列110包括多个存储块IIOMB。每个存储块IIOMB可以采用三维结构来实施，所述三维结构包括在半导体衬底上层叠的多个存储器单元，具体地，每个存储块110MB可以包括多个存储串，所述多个存储串包括U形沟道层。以下将详细地描述存储块110MB的结构。图2A和图2B是用于说明具有图1所示的三维结构的存储块的一个实施例的视图。图3是用于说明具有图2A和图2B所示的三维结构的存储块的一个实施例的电路图。参见图2A、2B以及图3，存储块包括存储串STRING1至STRING4、位线BLl和BL2以及源极线SL。存储串STRING1至STRING4中的每个包括大体垂直地在衬底上连接的源极选择晶体管SST1、存储器单元CO至C15以及漏极选择晶体管DST1。第一位线BLl与存储串STRING1至STRING4之中的第一组存储串STRING1和STRING3的漏极选择晶体管DSTl和DST2连接。第二位线BL2与存储串STRING1至STRING4之中的第二组存储串STRING2和STRING4的漏极选择晶体管DSTl和DST2连接。源极线SL与存储串STRING1至STRING4的源极选择晶体管SSTl和SST2连接。与第一位线BLl连接的第一组存储串STRING1和STRING3以及与第二位线BL2连接的第二组存储串STRING2和STRING4可以布置成在平面上彼此不一致。另外，第一组存储串STRING1和STRING3与第二组存储串STRING2和STRING4可以布置成对称结构。与此同时，存储串STRING1至STRING4还可以包括形成在衬底上的管道晶体管PT。在这种情况下，存储器单元CO至C15之中的部分的存储器单元CS至C15大体垂直地连接在管道晶体管PT与漏极选择晶体管DSTl之间，并且其余的存储器单元CO至C7可以大体垂直地连接在管道晶体管PT与源极选择晶体管SSTl之间。管道晶体管PT的管道栅PG可以在存储块内彼此连接。存储串ST本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：存储串，每个存储串包括大体垂直地设置在衬底之上的漏极选择晶体管、存储器单元以及源极选择晶体管；第一位线，所述第一位线与所述存储串之中的第一组存储串的漏极选择晶体管耦接；第二位线，所述第二位线与所述存储串之中的第二组存储串的漏极选择晶体管耦接；源极线，所述源极线与所述存储串的源极选择晶体管耦接；以及外围电路，所述外围电路被配置成：将与供应了预充电电压的源极线耦接的未选中的存储串的源极选择晶体管导通，或者将与供应了编程禁止电压的位线耦接的未选中的存储串的漏极选择晶体管导通，以在将编程电压供应到所述存储串之中的选中的存储串所包括的存储器单元之前，对所述未选中的存储串的沟道区预充电。

【技术特征摘要】
2012.08.10 KR 10-2012-00877451.一种半导体存储器件，包括: 存储串，每个存储串包括大体垂直地设置在衬底之上的漏极选择晶体管、存储器单元以及源极选择晶体管； 第一位线，所述第一位线与所述存储串之中的第一组存储串的漏极选择晶体管耦接；第二位线，所述第二位线与所述存储串之中的第二组存储串的漏极选择晶体管耦接；源极线，所述源极线与所述存储串的源极选择晶体管耦接；以及外围电路，所述外围电路被配置成:将与供应了预充电电压的源极线耦接的未选中的存储串的源极选择晶体管导通，或者将与供应了编程禁止电压的位线耦接的未选中的存储串的漏极选择晶体管导通，以在将编程电压供应到所述存储串之中的选中的存储串所包括的存储器单元之前，对所述未选中的存储串的沟道区预充电。2.如权利要求1所述的半导体存储器件，其中，所述第一组存储串和所述第二组存储串被布置成彼此不一致。3.如权利要求1所述的半导体存储器件，其中，所述存储串还包括形成在所述衬底之上的管道晶体管，以及 所述存储器单元的一部分大体垂直地连接在每个管道晶体管与所述漏极选择晶体管之间，并且其他的存储器单元大体垂直地连接在每个管道晶体管与所述源极选择晶体管之间。4.如权利要求3所述的半导体存储器件，其中，当对所述选中的存储串所包括的存储器单元编程时，所述外围电路导通所述管道晶体管。5.如权利要求1所述的半导体存储器件，其中，当对所述选中的存储串所包括的存储器单元编程时，所述外围电路将所述选中的存储串所包括的漏极选择晶体管导通。6.如权利要求1所述的半导体存储器件，其中，所述存储串之中的所述第一组存储串和所述第二组存储串布置成对称结构。7.如权利要求1所述的半导体存储器件，其中，所述存储串之中的共用所述源极选择晶体管的源极选择线的存储串的源极线彼此隔离，以及 共用所述漏极选择晶体管的漏极选择线的存储串共用所述源极线。8.如权利要求7所述的半导体存储器件，其中，所述存储串中包括的存储器单元共用字线， 与相同的位线连接的漏极选择晶体管的栅极分隔开，以及 共用所述源极线的源极选择晶体管的栅极分隔开。9.如权利要求7所述的半导体存储器件，其中，所述外围电路被配置成产生源极选择电压，所述源极选择电压用于分别不同地控制存储块内共用每个源极线的存储串的源极选择晶体管。10.如权利要求1所述的半导体存储器件，其中，所述外围电路被配置成产生漏极选择电压，所述漏极选择电压用于分别不同地控制存储块内与相同的位线连接的漏极选择晶体管。11.一种半导体存储器件，包括: 存储串，每个存储...

【专利技术属性】
技术研发人员：崔相武，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：