制造具有钌衬里铜的集成电路的方法技术

本发明专利技术揭露一种制造具有钌衬里铜的集成电路的方法，且本发明专利技术提供制造集成电路的方法。在一实施例中，制造集成电路的方法包括沉积介电层，该介电层定义一平面。在该方法中，蚀刻该介电层以形成沟槽。接着，在该介电层上方沉积含钌衬里层。使用含铜金属填充所述沟槽。该方法包括凹入各沟槽中的该含铜金属，以在该含铜金属与该平面之间形成空隙。使用覆盖层填充该空隙。然后，平坦化该些层到至少该平面。

【技术实现步骤摘要】
制造具有钌衬里铜的集成电路的方法
本专利技术一般涉及制造集成电路的方法，尤其涉及制造具有钌衬里铜(ruthenium-linedcopper)互连结构的集成电路的方法。
技术介绍
形成导电金属互连结构以电性连接集成电路的源/漏极区以及导电特征。为形成该互连结构，通常图案化并蚀刻介电材料层，以在其中形成沟槽(trench)，沉积衬里/阻挡层，通常为多层组合，例如钛（Ti）、钽（Ta）、钌（Ru）、氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）和/或钴（Co），作为该沟槽的侧表面及底部的衬里，以及沉积导电材料，例如钨（W）或铜（Cu），以填充该沟槽。该衬里/阻挡层用于防止导电材料向该介电材料层内扩散，并提升该导电材料与沟槽壁的黏着力。不过，钌衬里与铜一起使用可能会形成原电池(galvaniccell)，导致铜腐蚀并产生活性铜离子。该些铜离子可越过该衬里的上表面迁移至介电材料，从而导致时间相依介电崩溃（timedependentdielectricbreakdown；TDDB）。因此，需要改进制造具有钌衬里铜互连结构的集成电路的方法。具体而言，期望此类改进方法以防止形成原电池，防止铜腐蚀以及防止铜离子迁移进入介电材料。因此，本专利技术提供制造具有钌衬里铜互连结构的集成电路的方法。另外，本专利技术所提供的制造集成电路的方法避免铜腐蚀以及介电材料被铜污染。而且，在结合附图及前述
以及
技术介绍
阅读后面的详细说明及所附权利要求之后，其它特征及特性将变得更加清楚。
技术实现思路
本专利技术提供制造集成电路的方法。依据一实施例，制造集成电路的方法包括沉积介电层，该介电层定义一平面。在该方法中，蚀刻该介电层以形成沟槽。接着，在该介电层上方沉积含钌衬里层。使用含铜金属填充所述沟槽。该方法包括凹入(recess)各沟槽中的该含铜金属，以在该含铜金属与该平面之间形成空隙(space)。使用覆盖层填充该空隙。然后，平坦化该些层到至少该平面。在另一实施例中，制造集成电路的方法包括提供半成品的(partiallyfabricated)集成电路，该半成品的集成电路包括介电层，其中形成具有开口的沟槽，位在该介电层上方的含钌衬里层以及位在所述沟槽中的含铜金属。该方法包括使用覆盖层覆盖该含铜金属。另外，该方法包括平坦化该半成品的集成电路，以移除沟槽之间的该含钌衬里层、沟槽之间的该介电层的部分，以及该覆盖层的部分。依据另一实施例，在制造集成电路的方法中，形成金属互连结构，该金属互连结构包括铜，其由钌衬里限制并位在介电层中。在该铜上方沉积覆盖层以包覆该铜。该方法进一步包括平坦化该覆盖层的部分、该介电材料的部分，以及与该金属互连结构不相邻的该钌衬里的部分。附图说明以下结合附图说明制造具有钌衬里铜互连结构的集成电路的方法的实施例，该些附图中类似的附图标记代表类似的组件，且其中：图1至图7为依据不同实施例以剖面显示集成电路的部分以及制造集成电路的方法步骤。具体实施方式下面的详细说明仅为示例性质，而非意图限制这里所请求保护的制造集成电路的方法。而且，本专利技术并不受限于前述
、
技术介绍
或
技术实现思路
，或下面的详细说明中提出的任何明示或暗示的理论。依据这里的不同实施例，本专利技术提供制造具有钌衬里铜互连结构的集成电路的方法。这里所述的方法避免或减轻在使用具有钌衬里的铜互连结构时传统工艺所存在的问题。具体而言，人们已发现传统工艺导致铜与钌之间形成原电池。在同时平坦化铜、钌以及介电材料的任意平坦化步骤期间，活性铜离子可迁移至该介电材料，从而导致铜腐蚀以及TDDB恶化。为避免该铜腐蚀以及TDDB恶化，本专利技术的方法防止铜暴露于介电材料。而且，本专利技术的方法防止钌平坦化期间的任意铜-钌交互作用(interaction)。具体而言，本专利技术的方法凹入钌衬里沟槽中的铜，且使用例如钴、锰、钴-钨-磷、钽、钛、钽-钛或介电材料覆盖或包覆该铜。接着，可平坦化钌。在钌平坦化期间，平坦化该覆盖材料的部分。铜仍被包覆在该覆盖材料下方，且未与钌一起平坦化。因此，阻止铜离子迁移以及由其导致的TDDB。这里所述方法步骤之前及后续的处理可依据理想的集成电路结构和/或流程而变化。图1至图7显示依据不同实施例制造集成电路的方法步骤。集成电路的设计及构成中的各种步骤为已知技术，因此出于简化目的，许多传统步骤仅在这里作简单提及或完全省略，而不提供已知的工艺细节。而且，应当注意，集成电路包括不同数量的组件，且图中所示的单个组件可代表多个组件。图1中，在一示例实施例中，提供介电材料12，从而开始制造集成电路10的工艺。在典型的工艺中，在完成前端（front-end-of-line；FEOL）处理后，在半导体衬底上的晶体管装置上方沉积介电材料12。如图所示，介电材料12具有表面14，其定义平面16。传统上，通过化学气相沉积（chemicalvapordeposition；CVD）沉积介电材料12，不过，本专利技术可使用任意理想的沉积工艺沉积介电材料12。尽管介电材料12可为用以绝缘或隔离晶体管及后端（back-end-of-line；BEOL）互连结构的任意适当的材料，但在示例实施例中，其为超低k（ultralow-k；ULK）介电材料。如图所示，在介电材料12中蚀刻或以其它方式形成沟槽20，而保留介电材料12的未蚀刻部分22。该蚀刻工艺可包括选择性氧化物掩膜步骤以及后续的反应离子蚀刻（reactiveionetch；RIE），不过，本专利技术可使用任意适当的蚀刻工艺。形成沟槽20后，在介电材料12上方形成扩散阻挡衬里28。如图所示，扩散阻挡衬里28包括沟槽部分30，也就是作为沟槽20的衬里的部分，以及沟槽间部分32，也就是位在介电材料12的未蚀刻部分22上方的部分。阻挡衬里28可由相对介电材料12具有足够粘性、呈热稳定性并易于沉积的任意一种或多种阻挡材料形成。例如，阻挡衬里28可为钽基或钛基。在一示例实施例中，该阻挡衬里为钽/氮化钽（Ta/TaN）双层堆迭。依据流程或技术节点，可通过原子层沉积（atomiclayerdeposition；ALD）、物理气相沉积（physicalvapordeposition；PVD），例如射频（RF）溅镀沉积，或化学气相沉积（CVD）沉积该阻挡衬里层。依据技术及集成方案，一示例阻挡衬里28具有约20埃至约80埃的厚度。在形成扩散阻挡衬里28后，在半成品的集成电路10上方沉积含钌衬里40。如图所示，含钌衬里40包括沟槽部分42，也就是位在沟槽20内的部分，以及沟槽间部分44，也就是位在介电材料12的未蚀刻部分22上方的部分。含钌衬里40可由基本上纯的钌、一种或多种钌合金，或包括至少一层纯钌或钌合金的多层衬里形成。通常，含钌衬里40具有约10埃至约40埃的厚度，且通过CVD或PVD沉积。图1中，含铜金属50，例如基本上纯的铜，沉积在半成品的集成电路10上方并填充沟槽20。可通过PVD沉积含铜金属50。接着通过例如化学机械平坦化（chemicalmechanicalplanarization；CMP）工艺平坦化含铜金属50到含钌衬里40的沟槽间部分44。这样，含铜金属50仅出现在沟槽20中，如图2所示。图3中，凹入沟槽20中的含铜金属50，以在含铜金属50与平面16之间形成空隙，也就是本文档来自技高网...

【技术保护点】
一种制造集成电路的方法，包括：沉积介电层，该介电层定义一平面；蚀刻该介电层以形成沟槽；在该介电层上方沉积含钌衬里层；使用含铜金属填充所述沟槽；凹入各沟槽中的该含铜金属，以在该含铜金属与该平面之间形成空隙；使用覆盖层填充该空隙；以及平坦化该些层到至少该平面。

【技术特征摘要】
2012.06.26 US 13/533,8161.一种制造集成电路的方法，包括：沉积具有上表面的介电层，该介电层的上表面定义一平面；蚀刻该介电层以形成沟槽，该沟槽由多个沟槽表面所定义；在该介电层上方沉积含钌衬里层；使用含铜金属填充所述沟槽；平坦化该含铜金属直到与在该介电层的该沟槽外部的该含钌衬里层的上表面同一水平；当保留在该沟槽外部的该介电层的该上表面上的该含钌衬里层时，凹入各沟槽中的该含铜金属，以在该含铜金属与该平面之间形成空隙；使用覆盖层填充该空隙；以及执行平坦化工艺以平坦化该覆盖层、部分该含钌衬里层及该介电层的该上表面上方的该覆盖层到至少该平面，其中，在该平坦化工艺的期间，该介电层不暴露于该含铜金属。2.如权利要求1所述的方法，进一步包括在沉积该含钌衬里层之前，在该介电层上方沉积阻挡层。3.如权利要求1所述的方法，进一步包括在沉积该含钌衬里层之前，在该介电层上方沉积阻挡层，其中，该阻挡层包括钽及氮化钽。4.如权利要求1所述的方法，其中，使用覆盖层填充该空隙包括选择性沉积覆盖层在该含铜金属上，该覆盖层选自钴、锰以及钴-钨-磷。5.如权利要求4所述的方法，其中，选择性沉积该覆盖层在该含铜金属上包括通过化学气相沉积选择性沉积钴或锰在该含铜金属上。6.如权利要求4所述的方法，其中，选择性沉积该覆盖层在该含铜金属上包括通过无电镀沉积沉积钴-钨-磷在该含铜金属上。7.如权利要求1所述的方法，其中，使用覆盖层填充该空隙包括非选择性沉积覆盖层在该含钌衬里层及该含铜金属上方，该覆盖层选自钽、钛、钽-钛以及介电材料。8.如权利要求1所述的方法，其中，使用含铜金属填充所述沟槽包括沉积该含铜金属在该含钌衬里层上方。9.如权利要求1所述的方法，其中，平坦化该些层包括通过化学机械平坦化工艺平坦化该些层到该平面与该含铜金属之间。10.一种制造集成电路的方法，包括：提供半成品的集成电路，该半成品的集成电路包括介电层，其中形成具有开口的沟槽，位在该介电层上方的含钌衬里层以及形成在所述沟槽中的含铜金属；平坦化该含铜金属直到与在该沟槽外部的该含钌衬里层...

【专利技术属性】
技术研发人员：K·谭瓦，张洵渊，何铭，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：