具有掩埋位线的半导体器件及其制造方法技术

本发明专利技术公开了一种具有掩埋位线的半导体器件及其制造方法。所述半导体器件包括：由金属硅化物形成的掩埋位线、和形成在分隔开掩埋位线的沟槽之下的衬底中的硅化防止区。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求在2012年6月29日提交的申请号为10-2012-0071164的韩国专利申请的优先权，其全部内容通过引用并入本文。
本专利技术的示例性实施例涉及一种半导体器件制造技术，更具体地，涉及一种。
技术介绍
大多数半导体器件包括晶体管。例如，在诸如DRAM的存储器件中，存储器单元包括MOSFET。一般而言，因为MOSFET的源极区/漏极区形成在半导体衬底的表面并且平面沟道形成在源极区与漏极区之间，这种普通MOSFET称为平面沟道晶体管。由于对存储器件的集成度和性能方面的改进的要求提高，制造MOSFET的技术面临物理限制。例如，由于存储器单元的尺寸缩小，所以MOSFET的尺寸缩小。结果，MOSFET的沟道长度变短。当MOSFET的沟道长度缩短时，保持数据的性能可能会恶化，并且存储器件的特性可能会退化。考虑到这些问题，在本领域已经提出了垂直沟道晶体管(vertical channeltransistor, VCT)。在垂直沟道晶体管中，在柱体的各个端部形成有结区，并且任何一个结区与位线连接。位线通过掩埋在柱体之间所限定的沟槽中而形成，因此被称为掩埋位线(buried bitline, BBL)。两个存储器单元(每个包括VCT和BBL)与一个BBL相邻。因此，所述一个BBL形成在存储器单元之间的空间(沟槽)中，并且执行OSC (one-side-contact,—侧接触)工艺，以使一个存储器单元与一个BBL连接。OSC工艺允许每个BBL与两个相邻存储器单元中的任意一个接触。因此，OSC工艺还称为单侧接触(single-side-contact, SSC)工艺。通常，在利用平面沟道晶体管的存储器件中，为了将平面沟道晶体管与位线连接，需要具有高的高宽比的接触插塞工艺。相反，在利用垂直沟道晶体管和掩埋位线的情况下，因为可以使垂直沟道晶体管与掩埋位线彼此直接接触，所以不需要接触插塞工艺。因此，可以减小位线的寄生电容。图1是说明根据现有技术的掩埋位线的截面图。参照图1，在衬底11中形成有被沟槽13分隔开的多个本体14。利用硬掩模层12，经由衬底11的刻蚀工艺，来形成本体14。在本体14的侧壁上和在限定有沟槽13的衬底11的表面上形成保护层15。通过OSC工艺在保护层15中限定出开口部分17。每个开口部分17暴露出每个本体14的侧壁。在沟槽13中形成有掩埋位线16。掩埋位线16经由开口部分17与本体14连接。每个掩埋位线16与两个相邻本体14中的一个连接。虽然在附图中未示出，但每个本体14的上部包括柱体，在柱体中形成有源极区/漏极区和垂直沟道晶体管的沟道。如从图1可以看出，为了将每个掩埋位线16与相邻本体14中的一个的侧壁连接，利用OSC工艺。为了实施OSC工艺，已经提出了各种方法，例如内衬层和倾斜离子注入工艺、OSC掩模工艺等。然而，由于工艺中的困难，这些方法无法形成均匀且可再现的OSC结构。而且，随着集成水平提高，出现这样的问题:相邻的掩埋位线16之间的距离变窄，并且相邻的掩埋位线16之间的寄生电容Cb增加。因为掩埋位线16与本体14接触，所以在掩埋位线16之间的寄生电容Cb起到了在本体14与掩埋位线16之间的电容的作用。因此，因为相邻的掩埋位线16之间的距离变窄，所以寄生电容Cb显著增加。如果掩埋位线之间的寄生电容Cb以这种方式增加，则不能进行器件的操作。
技术实现思路
本专利技术的实施例涉及一种可以减小相邻的掩埋位线之间的寄生电容的。根据本专利技术的一个实施例，一种制造半导体器件的方法可以包括以下步骤:刻蚀衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；在所述多个沟槽中的每个沟槽之下的衬底中形成硅化防止区，其中硅化防止区用于防止在硅化工艺期间在衬底中形成金属硅化物；以及在所述多个本体的侧壁上执行硅化工艺以在所述多个本体的每个本体中形成掩埋位线，其中掩埋位线的下表面与所述多个沟槽的底部基本上共面。根据本专利技术的另一个实施例，一种制造半导体器件的方法可以包括以下步骤:刻蚀含硅衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；在所述侧壁对上形成钝化层；在沟槽之下的衬底中形成硅化防止区；刻蚀钝化层以限定出开口部分，所述开口部分与所述多个沟槽的底部基本上共面并且暴露出所述侧壁对；在由开口部分暴露的所述侧壁对之上形成含金属层；通过将所述多个本体中的每个本体的由开口部分暴露出的部分硅化来形成金属硅化物层，所述金属硅化物贯穿所述多个本体中的每个本体的整个厚度；去除任何剩余的含金属层；以及形成层间电介质层以填充所述多个本体之间的空间。根据本专利技术的另一个实施例，一种制造半导体器件的方法可以包括以下步骤:刻蚀衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；在所述多个沟槽中的每个沟槽之下的衬底中形成硅化防止区；在所述侧壁对上执行硅化以在所述多个本体中的每个本体中形成掩埋位线，其中掩埋位线的下表面与所述多个沟槽的底部基本上共面；以及刻蚀所述多个本体以形成多个柱体，所述多个柱体要与相应电容器连接并且包括垂直沟道晶体管的沟道区。根据本专利技术的另一个实施例，一种半导体器件可以包括:衬底；多个本体，所述多个本体被限定在所述衬底中，其中多个本体由沟槽彼此分隔开，所述沟槽由多个本体的侧壁限定和由衬底的表面限定；掩埋位线，所述掩埋位线由金属硅化物构成，被形成在多个本体的每个本体中，其中所述掩埋位线中的每个掩埋位线的底表面与限定沟槽的底部的表面基本上共面；以及硅化防止区，所述硅化防止区形成在沟槽之下的衬底中，其中所述硅化防止区用于防止在硅化工艺期间在衬底中形成金属硅化物。【附图说明】图1是说明现有的掩埋位线的视图。图2A至2E是示出利用BSC工艺制造掩埋位线的方法的视图。图3是示出经由BSC工艺限定出的开口部分没有均匀地限定在相同位置的情况的视图。图4是说明根据本专利技术的一个实施例的掩埋位线的视图。图5A至51是示出根据本专利技术另一个实施例的制造掩埋位线的方法的视图。图6A至6C是示出根据本专利技术另一个实施例的具有掩埋位线的半导体器件的视图。图7A至7F是示出根据本专利技术另一个实施例的用于制造具有掩埋位线的半导体器件的视图。【具体实施方式】下面将参照附图更详细地描述本专利技术的示例性实施例。然而，本专利技术可以用不同的方式实施，而不应解释为限于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分地传达本专利技术的范围。在说明书中，相同的附图标记在本专利技术的不同附图和实施例中表示相似的部分。附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。在稍后将描述的本专利技术的实施例中，为了减小相邻的掩埋位线之间的寄生电容，在本体之间的空间(沟槽)中不形成掩埋位线，而是在本体中形成掩埋位线。为了在本本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述方法包括以下步骤：刻蚀衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；在所述多个沟槽中的每个沟槽之下的所述衬底中形成硅化防止区；以及在所述多个本体的侧壁上执行硅化工艺，以在所述多个本体的每个本体中形成掩埋位线，其中所述掩埋位线的下表面与所述多个沟槽的底部基本上共面。

【技术特征摘要】
2012.06.29 KR 10-2012-00711641.一种制造半导体器件的方法，所述方法包括以下步骤: 刻蚀衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定； 在所述多个沟槽中的每个沟槽之下的所述衬底中形成硅化防止区；以及在所述多个本体的侧壁上执行硅化工艺，以在所述多个本体的每个本体中形成掩埋位线，其中所述掩埋位线的下表面与所述多个沟槽的底部基本上共面。2.如权利要求1所述的方法，其中，所述硅化防止区防止在硅化工艺期间在所述衬底中形成金属硅化物。3.如权利要求1所述的方法，还包括以下步骤: 在形成所述掩埋位线之前，在所述硅化防止区之下的所述衬底中形成穿通防止区。4.如权利要求1所述的方法，其中，形成所述掩埋位线的步骤还包括以下步骤: 在形成所述硅化防止区之前，在所述侧壁对上形成钝化层； 在形成所述硅化防止区之后，去除与所述多个沟槽中的每个沟槽的底部相邻的所述钝化层的部分，以限定暴露所述侧壁对的开口部分； 在由所述开口部分暴露出的所述侧壁对之上形成含金属层； 通过退火在所述多个本体中的每个本体中形成金属硅化物层；以及 去除任何剩余的含金属层。5.如权利要求1所述的方法`，其中，所述掩埋位线包括钴硅化物。6.一种制造半导体器件的方法，所述方法包括以下步骤: 刻蚀含硅衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定； 在所述侧壁对上形成钝化层； 在所述沟槽之下的所述衬底中形成硅化防止区； 刻蚀所述钝化层以限定开口部分，所述开口部分与所述多个沟槽的底部基本上共面并且暴露出所述侧壁对； 在由所述开口部分暴露出的所述侧壁对之上形成含金属层； 通过将所述多个本体中的每个本体的由所述开口部分暴露出的部分硅化,形成穿过所述多个本体中的每个本体的整个厚度的金属硅化物层； 去除任何剩余的含金属层；以及 形成层间电介质层以填充所述多个本体之间的空间。7.如权利要求6所述的方法，还包括如下步骤: 在刻蚀所述钝化层以限定出所述开口部分之前，在所述硅化防止区之下的所述衬底中形成穿通防止区。8.如权利要求6所述的方法，其中，形成所述钝化层的步骤包括以下步骤: 在限定所述多个沟槽的所述侧壁对之上和在限定所述多个沟槽的底部的所述含硅衬底的表面之上形成第一钝化层； 在所述第一钝化层之上形成牺牲层，以部分地填充所述多个沟槽中的每个沟槽； 在所述侧壁对上的所述第一钝化层之上形成第二钝化层； 去除所述牺牲层；以及去除在限定所述多个沟槽的底部的所述含硅衬底的表面之上形成的所述第一钝化层的部分。9.如权利要求8...

【专利技术属性】
技术研发人员：明周铉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：