无蚀刻损伤和ESL的双镶嵌金属互连件制造技术

一种形成用于半导体器件的双镶嵌金属互连件的方法。该方法包括形成低k介电层，形成穿过低k介电层的通孔，沉积牺牲层，形成穿过牺牲层的沟槽，用金属填充通孔和沟槽，去除牺牲层，然后沉积超低k介电层以填充在沟槽之间。该方法允许形成用于双镶嵌结构的第二层的超低k介电层同时避免通过诸如沟槽蚀刻和沟槽金属沉积的工艺对该层的损伤。该方法的另一优点为避免通孔层电介质和沟槽层电介质之间出现蚀刻终止层。本发明专利技术提供了无蚀刻损伤和ESL的双镶嵌金属互连件。

【技术实现步骤摘要】
无蚀刻损伤和ESL的双镶嵌金属互连件
本专利技术涉及半导体器件，更具体而言，涉及用于形成包含超低k电介质的双镶嵌 金属互连件的工艺、所得的结构以及包括这些结构的器件。
技术介绍
多年的研究致力于减小集成电路(IC)的关键尺寸(CD)和结构密度。当密度增大 时，电阻电容(RC)延迟时间已成为电路性能的一个限制因素。为减少RC延迟，期望用具有 较低介电常数的材料来替换镶嵌金属互连结构中的电介质。这些材料被称作低k电介质或 超低k电介质。低k电介质是介电常数小于SiO2的介电常数的材料。SiO2的介电常数为 约4.0。超低k电介质是介电常数为约2.1或更小的材料。在镶嵌金属互连结构中使用超低k电介质的理论优势被将这些材料集成到制造 工艺中的实际困难抵消。超低k电介质通常具有大孔和高的总孔隙率。这些性质使得超低 k介电层在高能量等离子体蚀刻期间易于受到入侵和损伤，尤其是当蚀刻气体包括氧气时。 蚀刻损伤可以降低器件的可靠性并抵消由低k电介质转换为超低k电介质获得的RC性能 增益。对以生产具有减少RC延迟的可靠器件的方法将超低k电介质结合到半导体器件中 的经济性工艺具有盼望已久的需要。【本文档来自技高网...

【技术保护点】
一种形成双镶嵌铜互连结构的方法，包括：在衬底上方沉积第一介电层；在所述第一介电层上方沉积牺牲层；蚀刻延伸穿过所述牺牲层但未穿过所述第一介电层的沟槽；在前述两个步骤中的一个或两个之前或之后，蚀刻通孔穿过所述第一介电层；沉积导电材料以填充所述沟槽和所述通孔并形成镶嵌结构，所述镶嵌结构包括位于第一层电介质区域中的导电材料填充的通孔和位于牺牲层材料区域中的导电材料填充的沟槽；去除所述牺牲层；以及沉积第二介电层以形成镶嵌结构，所述镶嵌结构包括位于所述第一层电介质区域中的铜填充的通孔和位于第二层电介质区域中的导电材料填充的沟槽，其中所述第一层电介质的孔隙率小于20％，而所述第二层电介质的孔隙率大于20％。

【技术特征摘要】
2012.06.19 US 13/526,6401.一种形成双镶嵌铜互连结构的方法，包括: 在衬底上方沉积第一介电层； 在所述第一介电层上方沉积牺牲层； 蚀刻延伸穿过所述牺牲层但未穿过所述第一介电层的沟槽； 在前述两个步骤中的一个或两个之前或之后，蚀刻通孔穿过所述第一介电层； 沉积导电材料以填充所述沟槽和所述通孔并形成镶嵌结构，所述镶嵌结构包括位于第一层电介质区域中的导电材料填充的通孔和位于牺牲层材料区域中的导电材料填充的沟槽； 去除所述牺牲层；以及 沉积第二介电层以形成镶嵌结构，所述镶嵌结构包括位于所述第一层电介质区域中的铜填充的通孔和位于第二层电介质区域中的导电材料填充的沟槽， 其中所述第一层电介质的孔隙率小于20%，而所述第二层电介质的孔隙率大于20%。2.根据权利要求1所述的方法，其中，在沉积所述牺牲层之前蚀刻所述通孔穿过所述第一介电层。3.根据权利要求2所述的方法，其中: 沉积所述牺牲层用所述牺牲层的材料填充所述通孔；以及 在室中蚀刻所述沟槽并且在从该室`取出衬底之前通过在该室中进一步蚀刻从所述通孔去除所述牺牲层材料。4.根据权利要求2所述的方法，其中，所述通孔的位置由用作蚀刻所述通孔的掩模的光刻胶决定。5.根据权利要求1所述的方法，其中，通过非共形沉积工艺沉积所述第二介电层，在所述第二介...

【专利技术属性】
技术研发人员：辛书尼，李忠儒，包天一，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：