半导体元件与制作方法技术

本发明专利技术公开一种半导体元件与制作方法，该半导体元件包含有一基底，一层间介电层，设置于该基底上，一硅穿孔电极，贯穿该基底以及部分该层间介电层，另外有多个浅沟槽隔离，设置于该基底中，以及一接触环，设置于该层间介电层中的该硅穿孔周围，且设置于该浅沟槽隔离上。通过接触环可保护硅穿孔周围电路在硅穿孔形成过程中受到金属污染。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，特别是涉及一种具有硅穿孔与接触环的半导体元件。
技术介绍
在现代的资讯社会中，由集成电路所构成的微处理机系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、移动通讯设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。一般所谓集成电路，是通过现有半导体制作工艺中所生产的管芯(die)而形成。制造管芯的过程，由生产一晶片(wafer)开始:首先，在一片晶片上区分出多个区域，并在每个区域上，通过各种半导体制作工艺如沉积、光刻、蚀刻或平坦化步骤，以形成各种所需的电路路线，接着，再对晶片上的各个区域进行切割而成各个管芯，并加以封装成芯片(chip),最后再将芯片电连至一电路板,如一印刷电路板(printed circuit board, PCB),使芯片与印刷电路板的接脚(pin)电性连结后，便可执行各种程式化的处理。为了提高芯片功能与效能，增加集成度以便在有限空间下能容纳更多半导体元件，相关厂商开发出许多半导体芯片的堆叠技术，包括了倒装封装(Flip-Chip)技术、多芯片封装(Mult1-chip Package, MCP)技术、封装堆叠(Package on Package, PoP)技术、封装内藏封装体(Package in Package, PiP)技术等,都可以通过管芯或封装体之间彼此的堆叠来增加单位体积内半导体元件的积成度。而在上述各种封装架构下，近年来又发展一种称为娃穿孔(Through silicon via, TSV)的技术,可促进在封装体中各管芯彼此之间的内部连结(interconnect),以将堆叠效率进一步往上提升。硅穿孔原理是在晶片中以蚀刻或激光的方式形成贯穿晶片的通孔(Via)，再将导电材料如铜、多晶硅、钨等填入通孔，最后则将晶片或管芯薄化并加以堆叠、结合(Bonding)，而成为3D立体的管芯堆叠结构。由于应用硅穿孔技术的各芯片内部线路的连结路径最短，相比较于其他堆叠技术，可使芯片间的传输速度更快、杂讯更小、效能更佳，是目前远景看好的技术之一。然而，目前硅穿孔与其他元件整合上，仍有许多技术问题待克服，其中之一为制作硅穿孔的过程中，以激光或其他方式形成的通口可能会直接曝露金属连接垫，而对位于硅穿孔周围其他元件造成金属污染的问题。
技术实现思路
为解决上述问题，根据本专利技术的一较佳实施例，本专利技术提供一种半导体元件，包含有一基底，一层间介电层，设置于该基底上，一硅穿孔电极，贯穿该基底以及部分该层间介电层，以及一接触环，设置于该层间介电层中的该硅穿孔周围。根据本专利技术的另一较佳实施例，本专利技术提供一种半导体元件，其包含有一基底，一层间介电层，设置于该基底上，一硅穿孔电极，贯穿该基底以及部分该层间介电层，以及一衬垫层位于该硅穿孔电极内，且仅位于该基底中。根据本专利技术的另一较佳实施例，本专利技术还提供一种制作半导体元件的方法，包含以下步骤:提供一基底，基底有一正面与一背面，接着形成一层间介电层于该基底的正面上，以及形成一金属线路于该层间介电层表面，然后于该基底的该背面上，形成一开口贯穿该基底并曝露该层间介电层，接着形成一衬垫层于该开口内部，经由该开口蚀刻该衬垫层以及该层间介电层，以形成一硅穿孔，并曝露该金属线路，而后形成一阻障层，覆盖该硅穿孔内部，最后形成一导电层于该硅穿孔内。本专利技术的半导体元件在硅穿孔电极周围具有接触环以及衬垫层，故能有效保护硅穿孔周围电路在硅穿孔形成过程中受到金属污染的问题。【附图说明】图广图5为本专利技术第一较佳实施例的半导体元件的制作工艺示意图；图6为本专利技术第二较佳实施例的半导体元件结构示意图。主要元件符号说明I半导体元件2半导体元件3半导体元件10 基底12 正面14 背面16浅沟槽隔离18栅极结构20源/漏极区域22层间介电层24金属线路26接触环28 接触30 开口32衬垫层34硅穿孔36阻障层38导电层40硅穿孔电极42接触环44虚置栅极【具体实施方式】为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的较佳实施例，并配合所附附图，详细说明本专利技术的构成内容及所欲达成的功效。为了方便说明，本专利技术的各附图仅为示意以更容易了解本专利技术，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人皆应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围，在此容先叙明。请先参考图1?图5，图1?图5绘示了本专利技术的第一较佳实施例的半导体元件的制作工艺示意图。如图1所示，首先，提供一基底10,例如是娃基底(siliconsubstrate)、外延娃(epitaxial silicon substrate)、娃错半导体基底(silicongermanium substrate)、碳化娃基底(silicon carbide substrate)或绝缘层上覆娃基底(silicon-on-1nsulator, SOI)等，基底10具有一正面12与一背面14,接着，形成所需的各种离子讲(N-well or P_well)(图未示)以及多个浅沟槽隔离(shallow trenchisolation) 16 于基底 10 中。接着如图2所示，形成至少一栅极结构18于基底10上，并以离子注入等方法形成源/漏极区域20于栅极结构18的两侧基底10中。栅极结构18可为多晶硅栅极(polysilicon gate)、金属栅极(metal gate)或是虚置栅极(dummy gate)等，而形成上述栅极结构18与源/漏极区域20、甚或再在源/漏极区域20表面上形成自对准金属硅化物(Salicide)(图未示)的方法，皆为本领域常见技术，在此不再赘述。然后覆盖一层间介电层22于栅极结构18与正面12上，并接续再进行一金属内连线制作工艺，以在层间介电层22上制备多层金属层间介电层(inter metal dielectric, I MD)(图未示)以及设置于各金属层间介电层中所需的金属线路(图未示)。为了方便说明起见，图2仅绘示形成一对应于后续制作的硅穿孔(TSV)的金属线路24于层间介电层22表面，而省略其他的金属线路与各金属层间介电层，且该金属线路24底面可直接接触后续形成的硅穿孔(TSV)并通过其上方金属层间介电层(MD)中的金属线路(图未示)与其他元件分别电连接。此外，层间介电层22与基底10之间还可选择性形成有一接触蚀刻停止层(CESL)(图未示)覆盖栅极结构18与源/漏极区域20。其中，值得注意的是，本专利技术在形成金属线路24之前，会先进行一接触插塞制作工艺，以形成多个接触插塞28，并可于此接触插塞制作工艺中同时形成一接触环26于层间介电层22中。其中，接触插塞28分别位于栅极结构18与源/漏极区域20上，用来电连接层间介电层22上方的金属层间介电层(IMD)中的金属线路(图未不);而接触环26则位于浅沟槽隔离16上，较佳为一环绕但不接触硅穿孔(TSV)的环状结构，故内径大于硅穿孔(TSV)的外径并小于金属线路24的宽度，且接触环26与金属线路24直接接触，本文档来自技高网...

【技术保护点】
一种半导体元件，包含：基底；层间介电层，设置于该基底上；硅穿孔电极，贯穿该基底以及该层间介电层；以及接触环，设置于该层间介电层中并位于该硅穿孔电极周围。

【技术特征摘要】
1.一种半导体元件，包含: 基底； 层间介电层，设置于该基底上； 硅穿孔电极，贯穿该基底以及该层间介电层；以及 接触环，设置于该层间介电层中并位于该硅穿孔电极周围。2.如权利要求1的半导体元件，另包含一金属线路，设置于该层间介电层表面，且该硅穿孔电极接触该金属线路。3.如权利要求2的半导体元件，其中该接触环与该金属线路等电位。4.如权利要求2的半导体元件，另包含阻障层，位于该硅穿孔电极内，且该阻障层与该金属线路实质上接触。5.如权利要求1的半导体元件，另包含衬垫层，位于该硅穿孔电极内，且仅位于该基底中。6.如权利要求1的半导体元件，另包含栅极结构，设置于该基底上，该栅极结构包含金属栅极、多晶硅栅极或是虚置栅极(dummy gate)。7.如权利要求1的半导体元件，还包括至少一浅沟槽隔离，设置于该基底中，其中该接触环设置于该浅沟槽隔离上。8.一种半导体元件 ，包含: 基底； 层间介电层，设置于该基底上； 硅穿孔电极，贯穿该基底以及该层间介电层；以及 衬垫层，位于该硅穿孔电极内，且仅位于该基底中。9.如权利要求8的半导体元件，另包含接触环，设置于该层间介电层中的该硅穿孔电极周围，以及多个浅沟槽隔离，设置于该基底中，其中该接触环设置于该浅沟槽隔离上。10.如权利要求8的半导体元件，另包含一金属线路，设置于该层间介电层表面，且该硅穿孔电极接触该金属线路。11.如权利要求10的半导体元件，其中该接触环与该金属线路等电位。12.如权利要求10的半导...

【专利技术属性】
技术研发人员：郭建利，林永昌，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：