本发明专利技术描述了用于共享集成电路装置中的内部电源的方法、系统和设备。包装（201）中包含多装置集成电路（200），该多装置集成电路（200）包括多个集成电路（202-205），每个集成电路具有内部电源。所描述的集成电路（202-205）示出了如何建立到内部电源的外部连接。连接（208-212）被提供给每个装置（202-205）的内部电源。系统的另一个实施例（500）提供由另一集成电路（501）禁用多个集成电路（502）、（503）和（504）中的调节器以降低功耗。所述方法包括提供装置并将内部电源连接在一起。本发明专利技术描述了具有适于所述系统和方法的电源（400）和用于禁用调节器（306）的附加电路（308）、（404）和（402）的集成电路（501）。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总地涉及集成电路装置，并且尤其涉及具有内部电源的集成电路装置。
技术介绍
诸如DRAM (动态随机存取存储器)和闪存(电可擦除/可编程非易失性存储器)的集成电路装置通常针对不同操作需要多个电压来操作，该不同操作包括存储、读取和擦除数据。通过使用通常称作Vdd的外部供应的电压源来内部生成这些电压。传统的DRAM装置可具有:Vpp电源，用于提供高电压以用于将字线驱动至高于存储器单元中所存储的Vdd电平的电平；Vdd/2电源，用于驱动单元基板达到中间轨电位(mid-rail potential);以及Vbb电源,用于向存储器单元基底提供负反向偏置电位。传统的NAND闪存装置可具有泵电路(pump circuit)用于生成-Jpass,以在页面读取操作期间应用于所选块中的未选择的字线；Vpgm，以在页面编程操作中应用于所选字线；以及以在块擦除操作期间应用于所选块中的字线。这些内部电源电路占据了大量芯片面积并且增加了晶圆尺寸和成本，尤其在使用需要大的泵和储能电容器的电容式泵电路时会导致该问题。电源电路还可能限制性能。例如，在NAND闪存装置中，必须将Vpgm电压脉冲化，并且与验证读取操作交替地重复地将其施加至字线。对字线充电所花费的时间为每个编程/验证读取周期增加了开销并且可能延长编程时间参数tPKX；，该程序时间参数是NAND闪存性能中的关键因素。在一些集成电路装 置中，该集成电路装置例如是在JEDEC (电子元件工业联合会)规范JESD209-2B中描述的LPDDR2 (低功耗双倍数据传输率2) DRAM，可在给定时间窗口内激活的存储体(bank)的数量取决于tFAW(四个存储体激活窗口)，tFAW对于更高速度等级被指定为50ns。尽管可在该时间段内将激活所有8个存储体的命令发给装置，但tFAW限制通过强制用户在滚动tFAW窗口内激活最多四个存储体，来约束对内部Vpp发生器的电流驱动需求，以及可能对其它内部电压发生器的电流驱动需求。该限制允许将Vpp发生器的尺寸从无限制存储体激活所需要的尺寸进行减小，从而节约晶圆面积和成本。当结合多个存储器装置来提供更大的存储器子系统时，这些存储器装置通常连接到公用共享总线。在这种情况下，可能没有足够的命令带宽将所有装置运行到它们最大的能力。例如，在八个LPDDR2DRAM装置连接到在400MHz运行的共享命令总线的情况下，不可能在50ns tFAW窗口内向每个装置发出四个存储体激活命令。一个命令需要时钟的两个边沿或2.5ns。因此，至少一些装置将不会完全使用它们的内部Vpp发生器的能力。对于DRAM制造商而言，提供具有一定范围的内部电压发生器驱动能力以及优化的晶圆尺寸的不同形式的存储器产品是不切实际的。存储器产品制造商依靠大批量的标准化产品来降低成本。
技术实现思路
本专利技术提供用于将多个集成电路的内部电压连接到一起的方法和设备。这允许共享使用其他闲置资源，其结果是得到更大的容量和减小的尺寸。本专利技术适于单个或多个电压共享。所述设备包括集成电路，该集成电路具有从外部环境到内部电源的连接。另外的实施例提供了到数个内部电源的通路。所述方法包括使访问可用以及连接多个集成电路内部电压和控制的过程。另外的实施例允许一个集成电路控制另一类似集成电路的内部电源。这体现为禁用所控制的集成电路的电源中的调节器以得到减少的功耗和更有效的资源配置的能力。该系统包括多个连接到一起、共享电源的集成电路。附图说明根据下文结合附图的详细描述，本专利技术的其他特征和优点将变得显而易见，其中:图1是传统的MCP (多芯片封装)包装(enclosure)的框图；图2是包含本专利技术的实施例的MCP包装的框图；图3是传统电源的框·图4是适于本专利技术的第三实施例的可切换电源的框图；以及图5是包含本专利技术的第三实施例的MCP包装的另一个框图；以及图6是本专利技术的方法的流程图。注意，在所有的附图中，由相同的附图标记来标识相同的特征。具体实施例方式可以在单个基底上将存储器晶圆堆积和封装在一起以达到较高的容积效率。可用引线焊接或TSV (Through Silicon Via,娃通孔技术)来实现封装中的存储器装置和封装上的端子之间的互连。2010年4月9日提交的美国专利申请12/757540描述了用于堆栈式存储器装置的芯片选择和总线配置。与分散封装的存储器装置一样，MCP (多芯片封装)包装内的多个晶圆通常连接到同一总线。参考图1，在传统配置中，假定具有上文描述的tFAW规范的4个LPDDR DRAM晶圆被一起封装在单个MCP100中。所有四个晶圆上的地址和命令输入被连线在一起，且连接到MCP地址/命令端子。同样地，双向数据总线端子(DQ)共同连接到每个晶圆。分离的芯片使能引脚(CE1...CE4)允许将命令指向MCP内的单个LPDDR2晶圆。没有具体显示时钟，但该时钟被包括作为地址/命令和数据总线的一部分。还向所有四个晶圆共同提供电源(Vdd、Vss、Vddq和Vssq)。该配置与包括分离的单独封装的存储器装置的板级存储器子系统具有共同的缺点。每个晶圆中的存储体激活受tFAW规范的限制，并且超过了一定数量的晶圆，就没有足够的命令带宽使每个晶圆受到tFAW限制。参考图2，在专利技术的一个实施例200中，假设具有LPDDR2功能的4个晶圆202、203、204和205 (都具有与传统MCP100相同的tFAW规范)被一起封装在单个MCP201中。这些晶圆已通过添加引线焊盘或TSV泵连接212、213、214和215经由公用总线207分别变为内部Vpp电源。第二实施例以类似方式提供到诸如Vbb或Vdd/2的其他内部电源的连接。结果可能是当所有晶圆202、203、204和205的电源并行时，电路元件的尺寸减小。在MCP包装或封装内，每个晶圆202、203、204和205的内部Vpp电源节点212、213、214和215 一起连线到总线207。假设每个晶圆202,203,204和205能够在50ns tFAW窗口内提供足够的Vpp电流来激活4个存储体，则无论16个存储体在四个晶圆之间如何分布，四个晶圆的堆叠200都可以在tFAW窗口内支持该16个存储体的激活。这可以使得不需要为更大的内部电源补偿额外的晶圆面积，就能引起性能的显著提高。图3是传统的Vpp泵电路300的框图。电容式泵电路从Vdd电源取得电流并且将电平增大到高于Vdd的电位。该电路的简单形式能够实现接近于双倍Vdd电平的Vpp电平。本领域中已知一些更复杂的电路，用于实现高于2XVdd的电压电平。Vbb泵(未示出)具有类似结构。振荡器302生成时钟信号以控制电容式泵304。在每个时钟周期中，一些电荷被传送到输出端(output)以提高Vpp电平。通常将储能电容器连接到该输出端，用于保持电荷并且衰减由于在每个时钟周期转储电荷所导致的电压阶跃(voltage step)，该电容器可变得相当大并且在集成电路芯片上占据大量空间。调节器306感应Vpp的电平以确定Vpp什么时候达到期望电平。当Vpp达到期望电平时，调节器306的输出变低从而禁用振荡器302和泵304。可根据EN输入信号来使能或禁用Vpp电源。在深度断电(deep power down)模式下，当不需要维护存储器中的本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：P·吉利厄姆，
申请(专利权)人：莫塞德技术公司，
类型：
国别省市：
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