多个独立的串行链接存储器制造技术

本发明专利技术公开一种用于在半导体存储器中串行数据链接接口和存储体之间控制数据传输的装置、系统和方法。在一实施例中，本发明专利技术公开了一种具有多个串行数据链接和多个存储体的闪烁存储器设备，其中，所述链接独立于所述多个体。所述闪烁存储器设备可以以菊花链配置级联，并在存储器设备之间使用回波信号线串行通信。此外，本发明专利技术描述了一种虚拟多链接配置，其中使用单个链接来模拟多链接。

【技术实现步骤摘要】
多个独立的串行链接存储器本申请是申请号为200680036462.2、申请日为2006年9月29日、专利技术名称为“多个独立的串行链接存储器”的申请的分案申请。
本专利技术涉及半导体存储器设备，更具体地，本专利技术涉及一种用来提高半导体闪烁存储器设备的速度和/或容量的存储器结构。
技术介绍
诸如数码照相机、便携式数字助理、便携式音频/视频播放器和移动终端的移动电子设备一直以来要求大容量存储器，优选的是具有不断增加容量和速度能力的非易失性存储器。例如，目前使用的音频播放器可以具有介于256M字节至40G字节的用于存储音频/视频数据的存储器。由于在没有电力的情况下非易失性存储器可以保存数据，优先选择诸如闪烁存储器和硬盘驱动器的非易失性存储器，因此延长了电池寿命。目前，硬盘驱动器具有可以存储20-40G字节数据的高密度，但体积相对庞大。但是，闪烁存储器，也被称作固态驱动器，由于其高密度、非易失性和相对硬盘驱动器的较小尺寸而受到欢迎。闪烁存储器技术是基于EPROM和EEPROM技术的。选择术语“闪烁”是由于其一次可擦除大量存储器单元，这区别于只能单独擦除每一字节的EEPR0M。多层单元(MLC)的出现相对于单层单元进一步增加了闪烁存储器密度。本领域内技术人员清楚地知道闪烁存储器可以被配置为或非(NOR)闪烁或者与非(NAND)闪烁，其中，NAND闪烁由于其更紧密存储器阵列结构而相对给定面积具有更高密度。为了进一步讨论，所提及到的闪烁存储器可以被理解为NOR、NAND或者其它类型闪烁存储器。虽然，现有闪烁存储器模块对于目前的消费电子设备具有足够速度运行，但是用于要求高数据速率的其他设备中可能并不足够。例如，记录高分辨率移动图像的移动多媒体设备可能要求存储模块具有至少lOMB/s的编程吞吐量，而现有闪烁存储器技术难以达至IJ，因为现有闪烁存储器技术典型的编程数据率为7MB/s。由于编程单元需要的多步骤编程序列，多层单元闪烁存储器具有1.5MB/s的更低的速率。通过增加闪烁存储器的运行频率，可以直接增加闪烁存储器的编程和读取吞吐量。例如，目前大约20-30MHZ的运行频率可以被增加一个数量级到大约200MHz。虽然这种解决方案显得直截了当，但是在如此高的频率下信号质量会有显著问题，这就对闪烁存储器的运行频率设置了一个实际应用上的限制。特别地，闪烁存储器使用一组并行输入/输出(I/O)引脚与其他元件通信，根据期望配置，所述引脚数量为8或者16，用于接收命令指令、接收输入数据和提供输出数据。这通常被称作并行接口。高速运行将会导致众所周知的诸如串扰、信号偏移和信号衰减的通信退化效应，从而降低信号质量。上述并行接口使用大量引脚来读取和写入数据。随着输入引脚和线路的增加，许多不期望的效应也在增加。这些效应包括符号间干扰、信号偏移和串扰。符号间干扰来自沿线路传输的信号的衰减以及当多个元件连接到线路时所造成的反射(reflection)。当信号沿着具有不同长度和/或特性的线路传输并且在不同时间到达端点时，产生信号偏移。串扰是指在非常接近的线路上的信号的不期望的耦合。随着存储器设备的运行速度增加，串扰越来越成为一个问题。因此，在本
中需要这样的存储器模块用于移动电子设备和固态驱动器应用中，其具有增加的存储容量和/或运行速度，并且最小化存取存储器模块所需的输入引脚和线路的数量。
技术实现思路
以下说明本专利技术的一些实施例的简要概括，用来提供对本专利技术多个方面的基本认识。此概要并不是本专利技术的详尽的全面概述，其用意并非是标识本专利技术的关键或者重要部分，也不是界定本专利技术的范围。其唯一目的是以简化形式提供本专利技术的一些实施例，作为下述的更加详细描述的前序。根据本专利技术的多个方面，本专利技术公开了具有多个存储体和多个串行数据链接接口的半导体存储器设备。在一个实施例中，存储器设备包括独立控制链接接口和存储体之间的数据传输的控制电路。在一些实例中，所述存储体为非易失性存储器。本专利技术的控制电路可以与存储器设备内的多个模块和其他电路通信。例如，所述控制电路产生驱动多个所述模块的控制信号。本专利技术也公开了半导体闪烁存储器设备中实行并发存储器操作的方法。还包括了用于每一个串行数据链接接口和存储体的状态指示器。当所述存储体忙碌(或者返回就绪)时，以及当链接接口忙碌(或者返回就绪)时，更新这些状态指示器。此外，虚拟多链接特征允许具有减少引脚数量的存储器设备以高于现有技术中设备的吞吐量运行。根据本专利技术的多个方面，本专利技术公开了一种具有多个级联存储器设备的存储器系统。所述存储器设备可以被串行连接，并且外部存储器控制器可以接收和提供数据和控制信号给所述存储器系统。在本专利技术的其他实施例中，用来实现所公开方法的可执行指令被存储为控制逻辑或者诸如光盘或者磁盘的计算机可读媒介上的计算机可读指令。在本专利技术的一些实施例中，每一个闪烁存储器设备可以包括一个唯一的设备识别符。可以配置所述设备用来解析串行输入数据中的目标设备信息域，将目标设备信息与所述设备的所述唯一设备识别号码相关联，来判断所述设备是否是所述目标设备。本说明书全文也公开了本专利技术的多个其他方面。【附图说明】通过示例性实施例来说明本专利技术，但本专利技术并不限于相应附图，其中相同附图标号表不同一部件。图1A、1B、1C为根据本专利技术多个方面说明允许并发操作的示例性存储器设备的高级示意图；图2A为根据本专利技术多个方面的示例性存储器设备的高级框图；图2B为根据本专利技术的一个实施例的图2A所示的串行数据链接的示意图；图2C为根据本专利技术的一个实施例的图2A所示的输入串行到并行的寄存器块的示意图；图2D为根据本专利技术的一个实施例的图2A所示的路径开关电路的示意图；图2E为根据本专利技术的一个实施例的图2A所示的输出并行到串行寄存器块的示意图；图3A、图4、图5A、图6A和图7为根据本专利技术多个方面的由存储器设备执行的存储器操作的时序图；图38、图5B和图6B为根据本专利技术多个方面的设备中分别说明图3A、5A和6A的所述存储器操作的流程图；图8A、8B和SC为根据本专利技术多个方面的存储器设备中执行的并发存储器操作的时序图；图9和图10为根据本专利技术多个方面的控制多个串行数据链接接口和多个存储体之间的数据传输的方法的流程图；图11为根据本专利技术的多个方面的设备中存储器设备的输出引脚配置方框图；图12为根据本专利技术的在装备有虚拟多链接特征的多个方面的存储器设备中执行存储器操作的时序图；图13描述根据本专利技术多个方面的多个存储器设备的级联配置的高级框图；图14为根据本专利技术一些方面的级联配置中的存储器设备上执行的存储器操作的简化时序图。【具体实施方式】本专利技术公开了具有至少两个存储体的半导体存储器的串行数据接口。此串行数据接口可以包括一个或者多个与中央控制逻辑通信的串行数据链接，其中，每一个串行数据链接可以串行接收命令和数据，可以串行提供输出数据。每一个串行数据链接可以存取存储器中的任一存储体用来编程和读取数据。串行接口的至少一个优点是在不同密度下具有标准输出引脚而引脚数少的设备，因此，允许将来相兼容地升级到更高密度而无需重新设计电路板。图1A和IB为根据本专利技术多个方面说明支持并发操作的示例性存储器设备的高级示意图。图1A示出具有多个串行数据链接接口 102和104以及多本文档来自技高网...

【技术保护点】
一种半导体存储器设备，包括：多个可独立控制的存储块；多个数据链接接口，可操作地独立传输在多个数据链接接口的其中任一个和多个存储块的其中任一个之间的输入数据或输出数据，并且所述多个数据链接接口的每一个具有用于接收所述输入数据的输入电路和用于输出所述输出数据的输出电路；以及控制电路，用于控制在所述多个数据链接接口的其中任一个和多个存储块其中任一之间并发进行的数据传输。

【技术特征摘要】
2005.09.30 US 60/722,368;2005.12.30 US 11/324,0231.一种半导体存储器设备，包括: 多个可独立控制的存储块； 多个数据链接接口，可操作地独立传输在多个数据链接接口的其中任一个和多个存储块的其中任一个之间的输入数据或输出数据，并且所述多个数据链接接口的每一个具有用于接收所述输入数据的输入电路和用于输出所述输出数据的输出电路；以及 控制电路，用于控制在所述多个数据链接接口的其中任一个和多个存储块其中任一之间并发进行的数据传输。2.权利要求1的半导体存储器设备，其中，所述存储块包括非易失性存储块。3.权利要求2的半导体存储器设备，其中，所述非易失性存储块包括闪烁存储块。4.权利要求3的半导体存储器设备，其中，所述闪烁存储块包括串联的晶体管存储器单元。5.权利要求4的半导体存储器设备，其中，所述闪烁存储块包括并联的晶体管存储器单元。6.权利要求1的半导体存储器设备，其中，所述控制电路接收计算机可执行指令用来控制所述输入和输出数据进出多个存储块的其中之一的传输。7.权利要求6的半导体存储器设备，其中， 所述输入和输出数据包括串行输入和输出数据；并且 所述控制电路响应地址信息控制所述串行输入数据的传输，其中，所述地址信息包含在所述串行输入数据的地址域中。8.权利要求6的半导体存储器设备，其中，所述多个存储块、所述多个数据链接接口和所述控制电路位于具有单面焊盘结构的单独封装中。9.权利要求1的半导体存储器设备，其中，所述多个数据链接接口包括两个数据链接接口。10.权利要求1的半导体存储器设备，其中，所述多个数据链接接口包括四个数据链接接口。11.权利要求1的半导体存储器设备，其中，所述控制电路被配置来控制在所述多个存储块的至少两个与所述多个数据链接接口的至少两个之间的并发进行的数据传输。12.权利要求3的半导体存储器设备，其中，所述设备通过所述数据链接接口的其中一个在所述多个闪烁存储块的其中之一中执行读操作，并发通过所述数据链接接口的另一个在所述多个闪烁存储块的另一个中执行写操作。13.权利要求1的半导体存储器设备，其中，所述多个数据链接接口串行接收数据。14.权利要求1的半导体存储器设备，其中，所述多个数据链接接口包括用于串行输出数据的电路。15.权利要求1的半导体存储器设备，其中，多个数据链接接口可操作地访问交叠时间周期中的多个存储块的至少两个。16.权利要求15的半导体存储器设备，其中，所述交迭时间周期期间发生的操作包括页面读取、编程和擦除操作的至少两个。17.权利要求15的半导体存储器设备，其中，所述交迭时间周期期间发生的操作包括数据传输操作以及页面读取、编程和擦除操作三者的至少一个。18.权利要求15的半导体存储器设备，其中，通过多个接口的两个或者多个启动所述交迭时间周期期间的操作。19.权利要求1的半导体存储器设备，其中，所述多个存储块包括多个与非闪烁存储块。20.权利要求1的半导体存储器设备，其中，所述多个数据链接接口可独立控制来访问多个存储块的任意一个中的任意地址。21.权利要求20的半导体存储器设备，其中，所述多个数据链接接口可独立控制来访问多个存储块的任一个中的任一行。22.权利要求20的半导体存储器设备，其中，所述多个数据链接接口可独立控制来访问多个存...

【专利技术属性】
技术研发人员：金镇祺，潘弘柏，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：加拿大;CA