一种提高写入速度的浮体动态随机存储器单元的制作方法，包括：轻掺杂漏注入工艺，其特征在于，所述轻掺杂漏注入工艺包括如下步骤：所述N阱的区域以光刻胶掩蔽，先在P阱的区域注入第一计量的五价元素，再注入第二计量的三价元素；所述P阱的区域以光刻胶掩蔽，先在N阱的区域注入第一计量的三价元素，再注入第二计量的五价元素；其中，所述第二计量值小于所述第一计量值。本发明专利技术在轻掺杂漏极注入工艺中，采用反向注入的方法，使得漏端的杂质散射中心增加，增强载流子在漏端与杂质散射中心之间的碰撞电离率，从而提高了浮体效应存储单元的衬底电流，提高了浮体效应存储单元的写入速度。
【技术实现步骤摘要】
本专利技术涉及一种动态随机存储器(DRAM)单元的制作方法，该动态存储器单元是一种利用浮体效应(Floating Body Effect，即FBE)的动态随机存储器(DRAM)单元，本专利技术尤其涉及一种高写入速度的浮体动态随机存储器单元的制作方法。
技术介绍
嵌入式动态存储技术的发展已经使得大容量DRAM在目前的系统级芯片(SOC)中非常普遍。大容量嵌入式动态存储器(eDRAM)给SOC带来了诸如改善带宽和降低功耗等只能通过采用嵌入技术来实现的各种好处。传统嵌入式动态存储器(eDRAM)的每个存储单元除了晶体管之外，还需要一个深沟槽电容器结构，电容器的深沟槽使得存储单元的高度比其宽度大很多，造成制造工艺困难。其制作工艺与CMOS超大规模集成电路工艺非常不兼容，限制了它在嵌入式系统芯片中的应用。浮体效应存储单元(Floating Body Cell，即FBC)是一种利用浮体效应(Floating Body Effect，即FBE)的动态随机存储器单元，其原理是利用绝缘体上硅(Silicon on Insulator，即SOI)器件中氧埋层(BOX)的隔离作用所带来的浮体效应，将被隔离的浮体 (Floating Body)作为存储节点，实现写“ 1，，和写“0”。参考图1A 1B所示出的现有技术，其公开了 FBC的工作原理。在图IA中以NMOS为例，在栅极(G)和漏极(D)端加正偏压，器件导通，由于横向电场作用，电子在漏极附近与硅原子碰撞电离，产生电子空穴对，一部分空穴被纵向电场扫入衬底，形成衬底电流，由于有氧埋层(BOX)的存在，衬底电流无法释放，使得空穴在浮体积聚，定义为第一种存储状态，可定义为写“1”。写“0”的情况如图IB所示，在栅极上施加正偏压，在漏极上施加负偏压，通过PN结正向偏置，空穴从浮体发射出去，定义为第二种存储状态。由于衬底电荷的积聚，会改变器件的阈值电压(Vt)，可以通过电流的大小感知这两种状态造成阈值电压的差异，即实现读操作。由于浮体效应存储单元去掉了传统DRAM中的电容器，使得其工艺流程完全与CMOS工艺兼容，同时可以构成密度更高的存储器，因此有希望替代现有的传统eDRAM应用于嵌入式系统芯片中。浮体效应存储单元在写“1”时，即载流子在衬底积聚的过程中，写“1”的速度是由衬底电流的大小决定的。提高浮体效应存储单元的衬底电流，就可以提高浮体效应存储单元的写入速度，从而提高浮体效应存储单元的性能。因此，提供一种能够提高浮体效应存储单元的衬底电流，从而提高浮体效应存储单元的写入速度并提高浮体效应存储单元的性能的浮体动态随机存储器单元及其制作方法就显得尤为重要了。
技术实现思路
本专利技术的目的是在于增强载流子在漏端与杂质散射中心之间的碰撞电离率，从而提高了浮体效应存储单元的衬底电流，提高了浮体效应存储单元的写入速度。本专利技术公开一种高写入速度的浮 体动态随机存储器单元的制作方法，包括先在衬底上形成若干间隔的N阱和P阱，相邻的N阱和P阱之间用一浅沟槽隔离，在所述N阱上形成第一多晶硅栅，在所述P阱上形成第二多晶硅栅，接着进行轻掺杂漏注入工艺，其中， 所述轻掺杂漏注入工艺包括如下步骤所述N阱的区域以光刻胶掩蔽，先在P阱的区域注入第一计量的五价元素，再注入第二计量的三价元素；所述P阱的区域以光刻胶掩蔽，先在N阱的区域注入第一计量的三价元素，再注入第二计量的五价元素；其中，所述第二计量值小于所述第一计量值。上述的制作方法，其中，所述第二计量值与所述第一计量之差值为轻掺杂漏注入计量值。 上述的制作方法，其中，所述元素注入的方向为竖直方向。本专利技术通过在浮体效应存储单元制备过程中，在轻掺杂漏极(Lightly Doped Drain，即LDD)注入工艺中，采用反向注入(Counter Dope)的方法，使得漏端的杂质散射中心增加，增强载流子在漏端与杂质散射中心之间的碰撞电离率，从而提高了浮体效应存储单元的衬底电流，提高了浮体效应存储单元的写入速度，同时，相对传统工艺，本专利技术的方法没有增加多余的工艺步骤。附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本专利技术的主旨。在附图中，为清楚明了，放大了部分部件。图IA为现有技术的浮体效应存储单元写“1”的过程； 图IB为现有技术的浮体效应存储单元写“0”的过程；以及图2示出了采用本专利技术制作方法的，反向注入增加衬底电流的示意图。具体实施例方式以下结合附图及具体实施方式对本专利技术进行进一步详细说明。此处所描述的具体实施方式仅用于解释本专利技术，并不用于限定本专利技术的保护范围。本专利技术通过在轻掺杂漏极(Lightly Doped Drain，即LDD)注入工艺中，增加不同元素的注入计量，来提高杂质散射中心的单位密度。参考图3，本专利技术的改进主要针对CMOS制作工艺中的轻掺杂漏极注入工艺，因此， 存储器制作的前序步骤采用现有技术，包括先在衬底1上形成若干间隔的N阱3和P阱 (图3中未示出)，相邻的N阱3和P阱之间用一浅沟槽隔离STI分开，在所述N阱3上形成第一多晶硅栅10，在所述P阱上形成第二多晶硅栅(图3中未示出)，接着进行轻掺杂漏注入工艺，图3中，其中，还示出了位于衬底1上的氧埋层2，源极11和漏极122，所述轻掺杂漏注入工艺包括如下步骤所述N阱3的区域以光刻胶掩蔽，先在P阱的区域注入第一计量的五价元素，再注入第二计量的三价元素；所述P阱的区域以光刻胶掩蔽，先在N阱3的区域注入第一计量的三价元素101，再注入第二计量的五价元素102 ；上述以光刻胶掩蔽部分区域是现有技术，可以先旋涂光刻胶覆盖N阱和P阱，再刻蚀去除部分光刻胶使N阱或P阱区域暴露，本领域技术人员可以结合现有技术实现，在此不予赘述。其中，所述第二计量值小于所述第一计量值。这样，以N阱3的第一计量的三价元素101和第二计量的五价元素102注入为例， 少量的五价元素102与第一计量三价元素101中分布中和，总的注入计量大大提高。 在一个优选例中，为了保证本专利技术的制作方法得到的存储器单元相对原先的存储器单元的电学性能不变，所述第二计量值与所述第一计量之差值为轻掺杂漏注入计量值。 以P阱的第一计量的五价元素和第二计量的三价元素注入为例，相比现有技术，增加了一定剂量的三价元素的反向注入(Counter Dope)。在进行五价元素注入时，注入剂量会有所增加，增加的注入剂量，正好与反向注入的三价元素的注入剂量相等，从而保证了总的五价元素的注入剂量不变，为轻掺杂漏注入计量值。 在一个具体实施例中，所述五价元素为砷。在一个具体实施例中，所述三价元素为硼。更为具体地，所述第一计量为5. 05X1014/cm2。更为具体地，所述第二计量为0. 05X1014/cm2。更进一步地，所述元素注入的方向为竖直方向。在65纳米SOI工艺中，普通NMOS构成的浮体效应存储单元，其LDD注入剂量为砷5X1014/cm2，采用反向注入，可采取砷注入剂量5. 05X1014/cm2,同时采用硼注入剂量为 0. 05X1014/cm2进行反向注入，总的五族元素注入剂量仍然为5X1014/cm2，保持不变，同时，杂质散射中心的密本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：俞柳江，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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