具有多个存储体的数据存储器制造技术

在具有多个存储体的存储器中，每个存储体包含多个存储器单元，所述存储器单元形成具有各指定矩阵行线（ＷＬ）或列线（ＢＬ）的行和列的矩阵形排列，所述存储体以它们平行于所述矩阵行并在该处被定位有被连接到相应列驱动设备（ＬＶ、ＳＳ）上的所述列线端子的边缘位于沿所述矩阵行方向延伸并与所述列方向基本垂直的公共平面中的方式空间地一个位于一个顶上地安排成一个堆栈。所有存储体（ＢＫ）的所述列驱动设备（ＬＶ、ＳＳ）在或者靠近所述存储体堆栈的前述边缘上的所述列方向上彼此直接相邻地安排成一个存储体。所述存储体（ＢＫ）最好包含能够在不被损坏的情况下读出的存储器单元，在每种情况下，多个列线（例如ＢＬ［０／０］－ＢＬ［７／０］）中的每一个都被指定给每个存储体（例如ＢＫ［０］）列驱动设备（ＬＶ、ＳＳ）中的一个公共读出放大器（ＬＶ［０］）。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种具有多个存储体的数据存储器。
技术介绍
使用固态技术构成并被设计用于随机访问的数据存储器(称之为RAM)通常包含多个“存储体”，其中的每一个包括多个存储单元，每个存储体相对各指定矩阵行线和列线形成行和列的矩阵形配置。每个存储体的所述矩阵行线连接到被指定给各存储体的一组矩阵行线驱动器上。每个存储体的所述列线被连接到指定给各存储体和包含在选择每个列线过程中可以转换的一个列选择开关的列驱动设备上。由此，通过驱动特定的矩阵行线和在特定列选择开关上进行转换可以以唯一规定的方式寻址一个存储体的每个存储器单元。为了将一个信息项写入到一个希望的存储器单元中或从所述希望的存储器单元中读出一个信息项，被指定给包含相应单元的矩阵行的所述矩阵行线被由一个矩阵行地址译码器施加的规定电平激活，结果是这个矩阵行的所有单元被准备用于可能的访问(矩阵行寻址)。然后，由被指定给包含所述希望存储器单元并由列地址译码器进行转换的那个列选择开关执行实际访问(列寻址)。为了写入，数据值、即表示将被写入信息的电流等级或电压等级被施加给相应的列线。为了读出，存储在所选择单元中并在被激活矩阵行单元的基础上从这个存储器单元连接到所述相应列线上的数据值被借助于读出放大器在这个列线上读出。当今常用的动态RAM(被称之为DRAM)的存储器单元容性地存储信息，即以由于其高电压特性而必须在短实践间隔内刷新和在读出期间补充用尽的电荷形式存储信息。为了恢复这个单元在读出操作之后由于这种方式受到损害的所述存储器状态，读出的数据值被缓存(“锁存”)在列放大器中，以便一方面将它从这里写回到相应单元中，另一方面经过一个数据线网络将它发送给一个公共双向数据端口。当一个矩阵行线已经被激活时，相应矩阵线的所有存储器单元通常会被所述列放大器同时读出和锁存，然后，被锁存的数据值陆续经过所述数据线网络发送给所述存储器的数据端口。这个操作和所述存储器内容的连续必要刷新需要位于相应列线处用于每列的单独的读出放大器。在各读出放大器和所述数据线网络之间数据值的连续发送是借助于对应的连续驱动所述列选择开关执行的。将RAM存储器所有存储器单元分解为其中每个都能独立操作的多个存储体的结果是可以增加数据速率。如果每个数据存储体都具有它自己的行和列驱动装置，那么，所述存储体可以彼此虚拟并联操作，从而可以删除由于信号开发周期导致的不可避免的延迟。在所述存储体能够独立工作的情况下，例如可以在用于读出操作的信号开发级中的另一个存储体处于静止状态的同时对已经被启动的一个存储体进行列访问。在这种方式下，将被写入各存储器单元或将被从它们当中读出的数据值可以经过所述数据线网络在更短的时间间隔内发送给所述存储器的数据端口或从中读出。这种多存储体存储器结构的问题是由于在各存储体的列驱动设备和所述公共栅极端口之间不同长度的信号路径而导致的信号发送时间的差异造成的。如果存在两个以上的存储体，则不可避免地将会发生下述情况，即从所述数据端口到所述数据线网络的两个不同列连接点的距离将彼此偏移大于一个列长度(一个存储体的长度)的量纲或一个矩阵行长度(一个存储体的宽度)的量纲，这可能导致数个毫微秒的信号发送时间差。由于给出了前述多存储体存储器，因此，必须调节对应宽度框架内驱动信号的精确定时。通常这是借助于自定时信号实现的，即在数据信号到达距离所述数据端口最远的所述点处它的最终状态并开始对剩余的信号序列进行处理之前等待。通常的表示是为了考虑前述在信号发送时间方面的差别，在被用于在整个公共数据线上对数据值进行定时的时钟循环中必须具有用于操作的对应程度的余地。这限制了最大可能的数据速率。另外，在写模式和读模式之间的转换速度受到在所述数据端口和所述数据线网络更远的列连接点之间绝对信号发送时间的限制。专利技术目的本专利技术的目的是以下述方式构成一个由多个存储体组成的数据存储器，即使在所述公共数据端口和所述数据线网络的各列连接点之间的线长的差小于迄今为止的长度并且在所述数据端口和最远列连接点之间的线长小于迄今为止的长度。专利技术技术方案概述因此，本专利技术是在具有多个存储体的数据存储器的基础上构成的，其中的每一个存储体都包含多个用于形成具有各自指定的句很行线和/或列线的行和列矩阵形贞烈的多个存储器单元，它可以选择性地激活每个存储体的矩阵行线，和每个存储体的列线都被连接到一个被指定给各存储体和包含用于每个列线的列选择开关的列驱动设备上，所述列开关可以进行选择性的转换和能够在转换状态下从/向一个数据线网络的列连接端口发送将被写入到各列线或从各列线读出的数据值。根据本专利技术，所述存储体以下述方式，即与矩阵行平行且成为连接到各列驱动设备上的所述列的端点的它们的边缘位于在所述矩阵行方向上延伸并基本上与所述列方向垂直的一个公共平面中在空间上被一个安排在另一个作为堆栈的顶部。借助于本专利技术存储器存储体和列驱动设备的安排，即使当使用大量的存储器存储体时，也可以将所述数据线网络上必须被允许的路径长度差的最大量减小到大大超过一个存储体矩阵行长度的1/2的一个量。在所述数据端口和位于最远处的所述列连接点之间的的路径的绝对长度也被减小。这使得既可以加速写和读操作期间的数据速率，也可以加速在写模式和读模式之间的转换。附图简述本专利技术的改进和开发特征由从属权利要求给出。本专利技术所要解决的问题和本专利技术本身将在下面参照附图详细描述，其中附图说明图1的简要视图示出了现有技术一个数据存储器的多个存储体的安排。图2示出了根据本专利技术一个数据存储器设计的第一实施例。图3示出了根据本专利技术包含多个存储体的数据存储器设计的第二实施例。图4示出了具有多个磁致电阻存储器单元的一个存储器。图5示出了一个位于另一个顶上并具有多个磁致电阻单元的多个存储器存储体的堆栈的细节。优选实施方案详细描述在所述附图和下面的正文中，在大写字母相同的组合的各种情况下，为更加精确识别，作为序号置于方括号[]内的数字被用于类似硬件元件的参考字符，在括号内存在两个用斜线分开的数字，第二个数字用于指出被指定有相应元件的所述存储体的号。在该图中，由于空间的原因，并不是所有的相同元件都被提供有所述参考符号。图1示出了现有技术中具有相应指定驱动设备的多个存储器存储体是如何以传统方式安排在一个公共半导体芯片上的。示出了其中的每一个都包含形成行和列矩阵形安排并位于指定矩阵行线和列线交点附近的多个存储器单元的4个存储器存储体BK到BK[3]。为了使附图更加清楚，所述存储单元没有完全示出，仅仅示出了作为粗水平线的矩阵行线(字线)WL和作为粗垂直线的列线(位线)。为了简化该附图，仅仅使用了8个列线BL到BL[7]示出了存储体BK到BK[3]中的每一个，实际上，所述列的数量更高，通常其数值是数百个。在每个存储体中也有数百个的所述矩阵行线中，在各种情况下，只有第一WL和最后ML[M]被全部示出。各存储体的中间部分只是用虚线示出并在刻度方面缩小很多。图1所示存储体的写入具有惯用、容性存储DRAM的特性。每个存储体的每个列线BL被直接连接到它自己的读出放大器LV。另外，在每个存储体BK上提供用于每个矩阵行线WL的驱动电路(字线驱动器)WT。当利用矩阵行地址译码器(未示出)执行寻址时，所述驱动电路WT向相应的矩阵行线施加一个激活电位，以便本文档来自技高网...

【技术保护点】
一种具有多个存储体的数据存储器，其中每个存储体包含多个存储器单元，所述单元相对于指定的矩阵行线（ＷＬ）和／或列线（ＢＬ）形成行和列的矩阵形阵列，它可以选择性地激活每个存储体（ＢＫ）的所述矩阵行线（ＷＬ），每个存储体（ＢＫ）的列线（ＢＬ）被连接到列驱动设备（ＬＶ、ＳＳ）上，所述驱动设备（ＬＶ、ＳＳ）被指定给相应的存储体并包含用于每个列线（ＢＬ）的一个列选择开关（ＳＳ），所述列开关能够选择性地转换并在接通状态下从／向一个数据线网络（ＨＤ、ＬＤ）的相关列连接点（ＳＰ）发送一个将被写入到相应列线（ＢＬ）或从中读出的数据值，其特征是所述存储体（ＢＫ）以它们平行于所述矩阵行并定位有被连接到各列驱动设备上的所述列线（ＢＬ）一端的边缘位于在所述矩阵行方向上延伸并基本上与所述列方向垂直的一个公共平面上的方式空间地一个位于另一个顶部的安排成一个堆栈，和所有存储体（ＢＫ）的列驱动设备（ＬＶ、ＳＳ）在或者靠近在该处定位有连接到所述列驱动设备（ＬＶ、ＳＳ）的所述列线（ＢＬ）的端子上的所述堆栈那个边缘上被在所述列的方向上彼此直接相互靠近的排列。

【技术特征摘要】
DE 2000-11-3 10054520.31.一种具有多个存储体的数据存储器，其中每个存储体包含多个存储器单元，所述单元相对于指定的矩阵行线(WL)和/或列线(BL)形成行和列的矩阵形阵列，它可以选择性地激活每个存储体(BK)的所述矩阵行线(WL)，每个存储体(BK)的列线(BL)被连接到列驱动设备(LV、SS)上，所述驱动设备(LV、SS)被指定给相应的存储体并包含用于每个列线(BL)的一个列选择开关(SS)，所述列开关能够选择性地转换并在接通状态下从/向一个数据线网络(HD、LD)的相关列连接点(SP)发送一个将被写入到相应列线(BL)或从中读出的数据值，其特征是所述存储体(BK)以它们平行于所述矩阵行并定位有被连接到各列驱动设备上的所述列线(BL)一端的边缘位于在所述矩阵行方向上延伸并基本上与所述列方向垂直的一个公共平面上的方式空间地一个位于另一个顶部的安排成一个堆栈，和所有存储体(BK)的列驱动设备(LV、SS)在或者靠近在该处定位有连接到所述列驱动设备(LV、SS)的所述列线(BL)的端子上的所述堆栈那...

【专利技术属性】
技术研发人员：H霍恩格斯奇米德，G米勒，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]