一种多端口RAM电路具有耦合到多个位线(a-位、b-位)及多个位线条(a-位b、b-位b)的数据输入线(DIN)。所述电路还具有多个字线(a-wl、b-wl)。存储器单元耦合到所述位线、位线条及字线。所述电路进一步包括控制器(201)，所述控制器(201)使所述字线能够大体上同时将值从所述位线写入到所述存储器单元。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术描述大体上涉及多端口存储器电路，且更具体地说，涉及用以写入到多端口静态随机存取存储器(SRAM)电路的技术。
技术介绍
图I为示范性常规八晶体管(8T)双端口静态随机存取存储器(SRAM)电路100的说明。SRAM电路100包括由背对背逆变器制成的存储器单元101。存储器单元101中的数据值存储在节点102处，且所述数据值的反值存储在节点103处。SRAM电路100包括两个数据输入线DINa及DINb，所述两个数据输入线DINa及DINb与相应数据源(例如，多个微处理器)通信。数据输入线DINa与位线a_位及a_位b ( “位线a条”)通信。类似地，数据输入线DINb与位线b_位及b_位b ( “位线b条”)通信。位线a_位及a_位b由通过门109、111启用，且位线b_位及b_位b由通过门108、110启用。 SRAM电路100包括对应于相应数据源的两个字线，a_wl及b_wl。字线a_wl经由通过门106、107耦合到存储器单元101，且字线b_wl经由通过门104、105耦合到存储器单元 101。为了避免其中两个数据源将不同值同时写入到存储器元件101的情境，较高层级逻辑(未图示)在任何给定时间仅允许执行从数据源中的一者到电路100的单个写入操作。然而，可对电路100执行两个大体上同时的读取操作以促进多核设计。关于双端口 SRAM电路(例如，电路100)的一个问题在于所述设计在存储器单元的任一侧上皆具有两个通过门(例如，通过门104到107)。当执行双重读取操作时，通过门104到107接通，且位线中的两者处于高电压VDD下。在双重读取操作中，与在存储器单元的任一侧上仅具有单个通过门的6T设计相比，所述位线的高电压可对所述单元造成双倍干扰。在图I的实例中，较多干扰可通过致使值在双重读取操作期间错误地“翻转”而导致较低稳定性。选择存储器单元中的P型场效晶体管(PFET)及N型场效晶体管(NFET)的相对强度，以便给出如通过信号噪声裕量(SNM)测量的合理读取裕量。然而，读取裕量的益处是以写入裕量为代价而实现的。就是说，增大的读取裕量导致减小的写入裕量(且反之亦然)。因此，存储器单元中的PFET及NFET的选定相对强度可增大写入的难度。因为在单个写入操作中仅使用存储器单元的每一侧上的单个通过门(例如，通过门106及107，以便从DINa写入)来写入数据，所以对写入裕量的影响是显著的。因此，对于图I的电路来说，当写入裕量低时，写入速度可有点慢。
技术实现思路
根据一个实施例，一种多端口随机存取存储器(RAM)电路包括数据输入线，所述数据输入线耦合到多个位线及多个位线条；多个字线；一存储器单元，所述存储器单元耦合到所述多个位线、多个位线条及多个字线。所述多端口 RAM电路还包括控制器，所述控制器使所述多个字线能够经由多个位线及多个位线条将值从数据输入线写入到存储器单元。根据另一实施例，揭示一种将值写入到多端口 RAM电路的方法。所述多端口 RAM电路包括与多个位线通信的数据输入线、与所述多个位线通信的存储器单元，及与所述存储器单元通信的多个字线。所述方法包括接收所述数据输入线上的值，及启用所述多个字线以使用所述多个位线将所述值从所述数据输入线写入到所述存储器单元。根据又一实施例，揭示一种将值写入到多端口 RAM电路的方法。所述多端口 RAM电路包括与多个位线通信的数据输入线、与所述多个位线通信的存储器单元，及与所述存储器单元通信的多个字线。所述方法包括以下步骤接收所述数据输入线上的值；及启用所述多个字线以使用所述多个位线将 所述值从所述数据输入线写入到所述存储器单元。在另一实施例中，一种多端口 RAM电路包括耦合到多个位线的数据输入线及用于存储数据值的装置。所述存储装置与所述多个位线通信。所述多端口 RAM电路还包括用于使用所述多个位线将所述数据值从所述数据输入线写入到所述存储装置的装置。前文已相当广泛地概述了本专利技术的特征及技术优点，以便可更好地理解以下详细描述。后文中将描述形成本专利技术的所附权利要求书的主题的额外特征及优点。所属领域的技术人员应了解，所揭示的概念及特定实施例可容易地用作用于修改或设计用于进行本专利技术的相同目的的其它结构的基础。所属领域的技术人员还应认识到，此些等效构造并不脱离如在所附权利要求书中所陈述的本专利技术的技术。当结合附图考虑时，根据以下描述将更好地理解据信为本专利技术所特有的新颖特征(关于其组织及操作方法两者)连同另外目标及优点。然而，应明确地理解，图中的每一者仅出于说明及描述目的而提供，且无意作为对本专利技术的限制的界定。附图说明为了更完整地理解本专利技术，现在参考结合附图进行的以下描述。图I为示范性常规8T双端口静态随机存取存储器(SRAM)电路的说明。图2为根据本专利技术的一个实施例而调适的示范性SRAM电路的说明。图3为根据本专利技术的一个实施例的示范性SRAM电路的框图说明。图4为根据本专利技术的一个实施例的两个曲线图的说明。图5为根据本专利技术的一个实施例而调适的示范性过程的说明。图6展示其中可有利地使用本专利技术的实施例的示范性无线通信系统。具体实施例方式图2为根据本专利技术的一个实施例而调适的示范性SRAM电路200的说明。电路200包括与图I的电路100 —样的各种特征，以及各种差异。举例来说，电路200包括耦合到所有四个位线(a_位、b_位)及位线条(a_位b、13_位13)的单个数据输入线(DIN)。电路200还包括控制器201，所述控制器201启用字线(a_wl、b_wl)及写入列地址(WCA)通过门108到111。控制器201可为电路、硬件、固件或其组合。在许多实施例中，控制器201包含执行多种功能(例如，防止写入冲突等)的较高层级逻辑。在根据图2的实施例的写入操作中，在DIN处接收来自(例如)作为多核系统的一部分的微处理器的数据值。控制器201接着大体上同时启用字线a_wl、b_wl及WCA通过门108到111，以使用四个通过门104到107将值写入到存储器单元101。所述数据值存储在存储器单元101的节点102处。参看图1，应注意，电路100在给定时间仅使用每一侧的一个通过门(S卩，通过门104及105或通过门106及107)来执行写入操作。对比来说，图2的电路200在给定时间使用每一侧的两个通过门来执行写入操作。如以下参看图4更详细地阐释，在一些实施例中，此差异可独自充分增大写入裕量及写入速度。以上实例不需要恰好同时启用字线a_wl、b_wl及WCA通过门108到111。实情为，所述实例包括大体上同时启用来自控制器201的信号，使得可使用位线a_位、13_位及位线条a_位b、b_位b成功地执行单个写入操作。另外，图2的实例不展示数据输出线，但应理解，以类似于图I的电路100上的常规读取操作的方式对电路200执行单个读取操作及双重读取操作。另外，本文中的实例展示适于与双端口 SRAM—起使用的实施例，且应理解，各种实施例还可适于与具有两个以上端口的RAM电路一起使用。此外，实施例的范围不限于 SRAM，因为各种实施例可应用于任一多端口 RAM中，例如，可实施于(例如)磁阻式随机存取存储器(MRAM)及/或其类似者中。图3为根据本专利技术的一个实施例的示范性SRAM电路300的框本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：海宁·杨，王忠泽，郑昌镐，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：
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