多端口存储器件的方法及其结构技术

本发明专利技术涉及多端口存储器件的方法及其结构。存储器件（10）包括使用衬底（128）形成的存储单元（11）、用于运载数据位的真位线（BL0）、以及用于运载为互补形式的所述第一真位线运载的所述数据位的互补位线（BL0B）。所述真位线耦接到所述存储单元并且在所述衬底上方横向延伸。所述真位线和所述互补位线彼此相邻并且在衬底上方垂直地堆叠。

Method and structure for multi port memory device

The invention relates to a method and a structure of a multiport memory device. The storage device (10) comprises a substrate (128) using a memory cell formation (11), for carrying bit line data bits (BL0), and is used to carry the data complementary form of the first bit line carrying a really complementary bit line (BL0B). The true bit line is coupled to the memory cell and extends transversely over the substrate. The true bit lines and the complementary bit lines are adjacent to each other and are stacked vertically over the substrate.

【技术实现步骤摘要】
多端口存储器件的方法及其结构
本公开通常涉及半导体器件，更具体地说涉及多端口半导体存储器件。
技术介绍
随着半导体技术的近来进展，允许高速读/写操作的小容量和大容量存储器已经开发出来。此外，包括多输入端口和输出端口的所谓的多端口存储器已经被用于读/写不同地址的数据。存储器件中位线之间的耦合电容可以足够大以干扰存储操作。在耦合电容足够大的地方，数据传感操作一定会被延迟直到对读取操作有足够的位线差。对耦合电容没有任何补偿，存储器件的性能会退化。对于大多数存储器件，每个位线对相邻位线电压摆动有耦合效应。耦合效应将导致存储器件发生故障，或降低器件的性能。扭曲的位线技术已经被应用于单端口存储器。即使当位线像在单端口存储器中被扭曲一样，因为扭曲是不完善的补偿，读写数据仍有耦合电容问题。在有并发的读写位线的多端口存储器中，耦合到相邻读位线是最有效的。交互耦合比在单端口存储器中更加复杂。因此，需要补偿多端口存储器件中的位线耦合电容。【附图说明】本公开通过举例的方式说明并且没有被附图所限制，在附图中类似的参考符号表示类似的元件。附图中的元件说明是为了简便以及清晰，不一定按比例绘制。图1根据本专利技术示出半导体存储元件的实施例的原理图。图2示出图1的半导体存储单元的第一截面侧视图。图3示出图1的半导体存储单元的第二截面侧视图。图4示出图1的半导体存储单元的第三截面侧视图。图5示出图1的半导体存储单元的第四截面侧视图。图6示出图1的半导体存储单元的第五截面侧视图。图7示出图1的半导体存储单元的第六截面侧视图。图8示出图1的半导体存储单元的第七截面侧视图。图9示出图1的半导体存储单元的第一金属层的物理布局和接触的顶视图。图10示出图1的半导体存储单元的第二和第三金属层的物理布局、通孔、以及接触的顶视图。【具体实施方式】本专利技术所公开的方法和半导体存储器件的实施例给异步读/写多端口操作，即同时发生的读写操作，提供了完全隔离的位线对。真位线(BL)和互补位线(BLB)垂直堆叠。M2和M3电源线(VDD和VSS)堆叠在位线对之间并且正交地连接到M4和Ml以形成VDD和VSS电网。每个端口包括两根M4字线。其中一个字线对于该存储单元是本地的而另一个字线对于存储单元阵列是全局的。VDD和接地线路被相邻存储单元的端口共享。连接真位线和互补位线的金属线为带有等效互连的相同的长度，因此有相同寄生电容。其间的电源线和匹配互连防止了位线对之间的有害耦合，从而提高了存储单元的性能。图1根据本专利技术，示出半导体存储元件10的实施例的原理图，包括存储器单元11，它具有NMOS通道晶体管12、14、16、18、包括PMOS晶体管42和NMOS晶体管46的第一反相器(inverter)17、以及包括PMOS晶体管44和NMOS晶体管48的第二反相器19。位线O (BLO)耦接到晶体管14的第一载流电极、位线O汇流条(BLOB)耦接到晶体管12的第一载流电极、位线IBLl耦接到晶体管16的第一载流电极、以及位线I汇流条(BLlB)耦接到晶体管18的第一载流电极。字线O(WLO)耦接到晶体管14和12的栅极电极，字线I (WLl)耦接到晶体管16和18的栅极电极。BLO和BLl在本专利技术中被称为真位线，因为当它们被设置为真时，携带值“I”。BLOB和BLlB在本专利技术中被称为互补位线，因为携带的值是分别与BLO和BLl的值相反的值。当被字线WLO激活时，通道晶体管14将BLO信号耦接到反相器19的输入。当被字线WLO激活时，通道晶体管12将BLOB信号耦接到反相器17的输入。当被字线WLl激活时，通道晶体管16将BLl信号耦接到反相器19的输入。当被字线WLl激活时，通道晶体管184将BLlB信号耦接到反相器17的输入。BITB节点50将晶体管42和46的栅极电极耦接到晶体管12和18的第二载流电极。BIT节点52将晶体管44和48的栅极电极耦接到晶体管14和16第二载流接触。反相器17、19交叉耦接，其中晶体管42和46的栅极电极耦接到晶体管44和48的漏极电极，以及晶体管44和48的栅极电极耦接到晶体管42和46的漏极电极。晶体管46和48的源极电极耦接到VSS以及晶体管42和44的源极电极耦接到VDD。通孔20、21、22、24、26、28、30、32、34和36表示存储单元10的电路如何与关于图2-图10被讨论的物理布局的覆盖金属的物理布局相关。通孔堆叠24将BLO信号耦接到覆盖金属以及通孔堆叠22将BLOB信号耦接到覆盖金属。通孔堆叠20将WLO信号耦接到覆盖金属。通孔堆叠28将信号BLl耦接到覆盖金属，通孔堆叠26将信号BLlB耦接到覆盖金属。通孔堆叠21将信号WLl耦接到覆盖金属。通孔堆叠34和36将VDD耦接到覆盖金属以及通孔堆叠30和32将信号VSS耦接到覆盖金属。通孔堆叠的连接将在余下附图的描述中被解释。图2示出包括通孔堆叠22的图1的半导体存储单元10的第一截面侧视图。通孔堆叠22包括通过M2-M3通孔62耦接到位线BLOB的M3盘60 ;位线BLOB通过M1-M2通孔66耦接到Ml盘68 ；M1盘68通过未显示的接触耦接到晶体管12。盘是用于在两个通孔之间耦接的最小长度金属线。M3位线BLl和BL0,M3 VSS线116,M2位线BL1B、M2 VDD线118在该截面图中不耦接。M3金属盘60和M2-M3通孔62是用于电容耦合匹配的并且不提供电路导电性。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。图3示出包括通孔堆叠26的图1的半导体存储单元10的第二截面侧视视图。通孔堆叠26包括通过M2-M3通孔76耦接到M2位线BLlB的M3盘74 ；M2位线BLlB通过M1-M2通孔80耦接到Ml金属盘82 ；M1金属盘82通过接触(未显示)耦接到晶体管18。M3BL1和BLO位线、M3 VSS线、M2 BLOB位线以及M2 VDD线在图3的截面中不耦接。M3金属盘74和M2-M3通孔76用于电容耦合匹配并且不提供电路导电性。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。图4示出包括通孔堆叠24的图1的半导体存储单元10的第三截面侧视图。通孔堆叠24包括通过M2-M3通孔86耦接到M2盘88的M3 BL084 ；M2盘88通过M2-M1通孔90耦接到Ml盘92 ；M1盘92通过接触(未显示)耦接到晶体管14。M3 BLl位线、M3 VSS线、M2BLlB和BLOB位线和M2 VDD线在图4的截面图中不耦接。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。图5示出包括通孔堆叠28的图1的半导体存储单元10的第四截面侧视图。通孔堆叠28包括通过M2-M3通孔98耦接到M2盘100的M3位线BLl ；M2盘100通过M1-M2通孔102耦接到Ml盘104 ；M1盘104通过未显示的接触耦接到晶体管16。M3 BLO位线、M3VSS线、M2 BLOB和BLlB位线以及M2 VDD线在图5的截面图中不耦接。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元本文档来自技高网...

【技术保护点】
一种存储器件，包括：使用衬底形成的存储单元；用于运载数据位的第一真位线，其中所述第一真位线耦接到所述存储单元并且在所述衬底之上横向延伸；以及用于运载为互补形式的所述第一真位线运载的所述数据位的第一互补位线，其中所述第一真位线和所述第一互补位线彼此相邻并且在所述在衬底上方垂直地堆叠。

【技术特征摘要】
2012.07.13 US 13/548,8431.一种存储器件，包括: 使用衬底形成的存储单元； 用于运载数据位的第一真位线，其中所述第一真位线耦接到所述存储单元并且在所述衬底之上横向延伸；以及 用于运载为互补形式的所述第一真位线运载的所述数据位的第一互补位线， 其中所述第一真位线和所述第一互补位线彼此相邻并且在所述在衬底上方垂直地堆叠。2.根据权利要求1所述的存储器件，还包括在平行于所述第一真位线和所述第一互补位线的行中 的第一通孔堆叠和第二通孔堆叠，其中所述第一通孔堆叠将所述第一真位线耦接到所述存储单元，以及所述第二通孔堆叠将所述第一互补位线耦接到所述存储单元。3.根据权利要求2所述的存储器件，其中所述存储单元包括第一通道晶体管和第二通道晶体管，其中所述第一通孔堆叠耦接到所述第一通道晶体管，以及所述第二通孔堆叠耦接到所述第二通道晶体管。4.根据权利要求1所述的存储器件，还包括: 用于运载数据位的第二真位线，其中所述第二真位线耦接到所述存储单元并且平行于所述第一真位线和所述第一互补位线延伸；以及 用于运载为互补形式的所述第二真位线运载的所述数据位的第二互补位线； 其中所述第二真位线和所述第二互补位线彼此相邻并且在所述衬底上方垂直地堆叠。5.根据权利要求4所述的存储器件，还包括: 第三通孔堆叠和第四通孔堆叠，与所述第一通孔堆叠和所述第二通孔堆叠成一直线，其中所述第三通孔堆叠将所述第二真位线耦接到所述存储单元以及所述第四通孔堆叠将所述第二互补位线耦接到所述存储单元。6.根据权利要求5所述的存储器件，其中所述第一、第二、第三和第四通孔堆叠的行位于所述第一真位线和所述第二真位线之间。7.根据权利要求6所述的存储器件，其中: 所述第一、第二、第三和第四通孔堆叠各自有由第一金属层形成的第一部分和由第二金属层形成的第二部分，第二金属层的形成与所述第一金属层的形成有时间差异，在所述时间差异期间绝缘层被形成； 所述第一位线和所述第二位线始于所述第二金属层，以及所述第一互补位线和所述第二互补位线始于所述第一金属层； 所述第一通孔堆叠的所述第一部分通过所述第二金属层的第一连接部分被连接到所述第一真位线； 所述第三通孔堆叠的所述第一部分通过所述第二金属层的第二连接部分被连接到所述第二真位线； 所述第二通孔堆叠的所述第一部分通过所述第一金属层的第一连接部分被连接到所述第一互补位线；以及 所述第四通孔堆叠的所述第一部分通过所述第一金属层的第二连接部分被连接到所述第二真位线。8.根据权利要求6所述的存储器件，其中所述存储单元还包括第三通道晶体管和第四通道晶体管，其中所述第三通孔堆叠耦接到所述第三通道晶体管以及所述第四通孔堆叠耦接到所述第四通道晶体管。9.根据权利要求8所述的存储器件，还包括第一字线和第二字线，与所述第一真位线和所述第二真位线以及所述第一互补位线和所述第二互补位线正交并在其上方延伸，其中所述第一字线耦接到所述第一通道晶体管和所述第二通道晶体管的栅极以及所述第二字线耦接到所述第三通道晶体管和所述第四通道晶体管的栅极。10.根据权利要求1所述的存储器件，还包括与所述第一真位线和所述第一互补位线正交并在其上方延伸、并且耦接到所述存储单元的字线。11.一种制造存储器件的方法，包括: 使用衬底形成存储单元；以及 在所述衬底上方形成第一金属层以形成第一位线、将所述第一位线耦接到所述存储单元的第一通孔堆叠的第一部分以及耦接到所述存储单元第二通孔堆叠的第一部分；以及 形成与所述第一金属层绝缘的第二金属层，以便形成直接位于所述第一位线上方的第二位线、形成所述第一通孔堆叠的第二部分、形成所述第二通孔堆叠的第二部分以将所述第二位线耦接到所述存储单元，其中所述第一位线和所述第二位线彼此互补。12.根据权利要求11所述的方法，其中: 所述形成所述存储单元包括形成第一通道晶体管和第二通道晶体管；以及 所述形成所述第一金属 层特征还在于将所述第一位线耦接到所述存储单元包括将所述第一位线耦接到所述第一通道晶体管，以及特征在于所述第二通孔堆叠的所述第一部分被耦接到所述第二通道晶体管。13.根据权利要求12所述的方法，其中:...

【专利技术属性】
技术研发人员：P·H·派雷，J·D·伯纳特，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：