本发明专利技术涉及一种感测控制信号发生电路和包括其的半导体存储器件。在一个实施例中，半导体存储器件可以包括：存储块，适用于包括串联耦接的多个存储单元和分别耦接到多个位线的多个单元串；页缓冲器，适用于响应于感测控制信号而耦接到相应位线，且每个页缓冲器适用于感测被传送给感测节点的相应位线的电压，以及储存与感测的结果相对应的数据或者暂时储存要被编程至选中存储单元中的数据；以及感测控制信号发生单元，适用于在编程操作期间产生具有以恒定斜率上升的斜坡信号的形式的感测控制信号。
【技术实现步骤摘要】
感测控制信号发生电路和包括其的半导体存储器件相关申请的交叉引用本申请要求2015年12月23日提交的申请号为10-2015-0185172的韩国专利申请的优先权，其通过引用整体合并于此。
本专利技术的示例性实施例涉及一种半导体设计技术，更具体地，涉及一种包括感测控制信号发生单元的半导体存储器件。
技术介绍
半导体存储器件基本上分为易失性存储器件和非易失性存储器件。易失性存储器件具有更快的读取和写入速度，但是在给该器件的电源断开时储存在其中的数据丢失。非易失性存储器件具有较慢的读取和写入速度，但是在给该器件的电源被中断时保持储存在其中的数据。因此，非易失性存储器件用来储存无论电源接通还是断开都需要保持的数据。非易失性存储器件的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器广泛使用，且分成NOR快闪存储器和NAND快闪存储器。NAND快闪存储器具有RAM的优点(在于数据可以自由地编程和擦除)和ROM的优点(在于即使电源被中断储存的数据仍可以被保持)。快闪存储器广泛用作便携式电子设备(诸如，例如数字相机、个人数字助手(PDA)和MP3播放器)的储存介质。NAND快闪存储器通常包括多个页缓冲器，所述多个页缓冲器经由感测节点以一对一的方式耦接至多个位线。在编程操作期间，页缓冲器能够经由感测节点来检测对应的位线的电压。当耦接至特定字线的存储单元全部都要被编程时，编程许可电压(例如，地电压VSS)被施加给全部位线，从而感测节点的电压被驱动至地电压VSS。与此相反，当编程禁止电压(例如，核心电压VCORE)被施加给全部位线时，感测节点的电压被驱动至核心电压VCORE。在这种情况下，由于全部位线的电压同时改变，因此增大了半导体存储器件的峰值电流。
技术实现思路
各种实施例针对一种半导体存储器件，即使在感测控制信号的输出节点处总电容改变，用于控制页缓冲器与位线之间耦接的感测控制信号上升，该半导体存储器件仍能够恒定地维持感测控制信号的上升斜率或上升时间。此外，各种实施例针对一种半导体存储器件及半导体存储器件的操作方法，该半导体存储器件能够经由具有经补偿的PVT变化的带隙信号来产生感测控制信号。在一个实施例中，一种半导体存储器件可以包括：存储块，包括分别耦接到多个位线的多个单元串；页缓冲器，响应于感测控制信号而耦接到相应位线，每个页缓冲器适用于感测被传送给感测节点的相应位线的电压；以及感测控制信号发生单元，适用于在编程操作期间将感测控制信号产生为以恒定斜率上升的斜坡信号。在一个实施例中，一种感测控制信号发生电路可以包括：编程感测控制信号发生单元，适用于在编程操作期间无论数据模式如何都将感测控制信号产生为以特定斜率上升的斜坡信号；以及读取感测控制信号发生单元，适用于在读取操作期间将感测控制信号产生为水平信号。在一个实施例中，一种产生感测控制信号的方法可以包括：在初始时段期间将斜坡节点预充电至参考电压；在第一时间点处，选择具有不同强度的偏压中的一个或更多个，将选中的偏压提供给斜坡节点，通过用选中的偏压对内部电容器充电来在斜坡节点处产生以特定斜率上升的斜坡信号，以及通过驱动斜坡节点同时将斜坡节点与感测控制节点分离来输出斜坡信号作为感测控制节点处的感测控制信号；以及在第二时间点处，将感测控制节点额外地驱动至高电压。附图说明将参照附图来描述本专利技术，其中：图1是根据本专利技术的一个实施例的半导体存储器件的框图。图2是示出图1中所示的存储块的单元串和页缓冲器的配置的详细电路图。图3是图2中所示的耦接单元的感测控制节点的总电容的电路图。图4是根据本专利技术的一个实施例的图2中所示的感测控制信号发生单元的电路图。图5是图示由图4的编程感测控制信号发生单元产生的感测控制信号和响应于该感测控制信号而产生的峰值电流的波形图。图6是图示根据感测控制节点的总电容的变化的传统感测控制信号的斜率与本专利技术的感测控制信号的斜率之间的比较的波形图。图7是根据本专利技术的另一实施例的图2的感测控制信号发生单元的电路图。图8是图示包括图1中所示的半导体存储器件的存储系统的框图。图9是图示根据本专利技术的一个实施例的图8中所示的存储系统的应用示例的框图。图10是图示根据本专利技术的一个实施例的包括图9中所示的存储系统的计算系统的框图。具体实施方式下面将参照附图更详细地描述各种实施例。然而，本专利技术可以以不同的形式来实施，而不应当被解释为局限于本文中阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本专利技术充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本专利技术的各种附图和实施例中始终指代相同的部分。还要注意的是，在此说明书中，“连接/耦接”不仅指一个组件直接耦接至另一组件，还指一个组件经由中间组件间接耦接至另一组件。将理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语用来区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因此，在不脱离本专利技术的精神和范围的情况下，下面描述的第一元件、组件、区域、层或部分可以称作第二元件、组件、区域、层或部分。此外，还将理解得是，当称一个元件或层在两个元件或层“之间”时，其可以是这两个元件或层之间的唯一元件或层，或者还可以存在一个或更多个中间元件或层。还将理解的是，术语“包含”、“包含有”、“包括”和“包括有”在用于此说明书中时指定存在所陈述的特征、整体、操作、元件和/或组件，但不排除存在或添加一个或更多个其他特征、整体、操作、元件、组件和/或其组合。本文中所使用的术语仅用于描述具体实施例的目的，而非意在限制本专利技术。除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本专利技术所属领域技术人员通常所理解的意义相同的意义。还将理解的是，诸如通用词典中所定义的那些术语应当被解释为具有与其在相关领域的环境中的意思一致的意思，而将不以理想化或过于形式感的意义来解释(除非本文中明确地如此定义)。在下面的描述中，阐述了若干具体细节以提供对本专利技术的透彻理解。本专利技术可以在无这些具体细节的一些或全部的情况下实施。另一方面，未详细描述公知的工艺结构和/或工艺以避免不必要地混淆本专利技术。在下文中，将参照附图来详细描述本专利技术的各种实施例。现在参见图1，根据本专利技术的一个实施例，提供了半导体存储器件100。根据图1中所示的实施例，半导体存储器件100可以包括存储单元阵列110、地址解码器120、读取/写入电路130、控制逻辑160、电压发生单元150和数据输入/输出电路140。存储单元阵列110可以经由字线WL1至WLn耦接到地址解码器120，以及经由位线BL1至BLm耦接到读取/写入电路130。存储单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以包括多个存储单元。这多个存储单元可以沿行方向耦接到字线WL1至WLn，同时沿列方向耦接到本文档来自技高网...
【技术保护点】
一种半导体存储器件，包括：存储块，包括分别耦接到多个位线的多个单元串；页缓冲器，响应于感测控制信号而耦接到相应位线，每个页缓冲器适用于感测被传送给感测节点的相应位线的电压；以及感测控制信号发生单元，适用于在编程操作期间将感测控制信号产生为以恒定斜率上升的斜坡信号。
【技术特征摘要】
2015.12.23 KR 10-2015-01851721.一种半导体存储器件，包括：存储块，包括分别耦接到多个位线的多个单元串；页缓冲器，响应于感测控制信号而耦接到相应位线，每个页缓冲器适用于感测被传送给感测节点的相应位线的电压；以及感测控制信号发生单元，适用于在编程操作期间将感测控制信号产生为以恒定斜率上升的斜坡信号。2.如权利要求1所述的半导体存储器件，其中，页缓冲器中的每个包括：耦接单元，适用于响应于感测控制信号而将对应的位线与感测节点电耦接；预充电单元，适用于响应于预充电信号而将感测节点预充电至预充电电压电平；以及锁存器单元，耦接到感测节点，且适用于暂时储存要经由位线而被编程至选中存储单元中的数据以及经由对应的位线而从对应的单元串读取的数据。3.如权利要求1所述的半导体存储器件，其中，感测控制信号发生单元包括：斜坡信号发生单元，适用于通过用具有不同强度的偏压中的一个或更多个对内部电容器充电来在斜坡节点处产生斜坡信号；以及感测控制信号驱动单元，适用于通过驱动斜坡节点同时将斜坡节点与感测控制节点分离来输出斜坡信号作为感测控制信号。4.如权利要求3所述的半导体存储器件，其中，斜坡信号发生单元包括：电流源，适用于选择偏压中的一个或更多个；以及电容器，适用于使用选中的偏压来在斜坡节点处产生斜坡信号。5.如权利要求4所述的半导体存储器件，其中，电流源响应于具有经补偿的PVT变化的带隙信号而产生所述偏压。6.如权利要求4所述的半导体存储器件，其中，电流源包括并联耦接在高电压节点与斜坡节点之间的第一偏置单元至第三偏置单元，其中，第一偏置单元至第三偏置单元中的每个包括串联耦接在高电压节点与斜坡节点之间的第一晶体管和第二晶体管，其中，第一晶体管响应于第一开关信号至第三开关信号之一而工作，以及其中，第二晶体管响应于第一带隙信号至第三带隙信号之一而工作。7.如权利要求4所述的半导体存储器件，其中，电容器对倾斜变化不敏感。8.如权利要求7所述的半导体存储器件，其中，电容器包括氧化物-氮化物-氧化物层ONO电容器。9.如权利要求3所述的半导体存储器件，其中，感测控制信号驱动单元包括具有单位增益缓冲器的源极跟随器，所述单位增益缓冲器接收高电压作为驱动电压。10.如权利要求3所述的半导体存储器件，还包括：放电单元，适用于响应于放电信号而将斜坡节点放电至地电压；以及高电压充电单元，适用于在感测控制信号以恒定斜率上升之后将感测控制节点驱动至高电压。11.如权利要求1所述的半导体存储器件，其中，感测控制信号发生单元在读取操作期间将感测控制信号产生为水平信号。12.如权利要求11所述的半导体存储器件，其中，感测...
【专利技术属性】
技术研发人员：金英镒，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR
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