双端口SRAM制造技术

一种双端口SRAM，包括比较单元、控制单元和N个选择单元。所述比较单元适于在两组地址端口的地址信号相同时输出第一电平至N个选择单元和所述控制单元，否则输出第二电平至所述N个选择单元和所述控制单元；第n个选择单元适于在接收到所述第一电平时选择所述第一组数据端口中第n个数据端口的数据输出，在接收到所述第二电平时选择所述第二组数据端口中第n个数据端口的数据输出。本发明专利技术技术方案提供的双端口SRAM，减小了两个实体同时读取所述双端口SRAM中同一地址的存储单元的噪声。

【技术实现步骤摘要】

本专利技术涉及存储器
，特别涉及一种双端口SRAM。
技术介绍
静态随机存取存储器(SRAM，StaticRandomAccessMemory)是随机存取存储器的一种。所谓“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。相对地，动态随机存取存储器(DRAM，DynamicRandomAccessMemory)里面所储存的数据就需要周期性地更新。当电力供应停止时，SRAM储存的数据还是会消失，这与在断电后还能储存资料的只读存储器(ROM，Read-OnlyMemory)或闪存(FlashMemory)是不同的。在具有多个CPU进行分散处理的控制系统中，CPU之间为了传递数据，经常共享同一SRAM。为了提高多个CPU访问同一SRAM的效率，通常采用双端口SRAM存储数据。双端口SRAM采用两组独立的地址总线、数据总线以及控制总线，允许两个独立的实体(例如CPU)同时对其进行存取。图1是常见的一种双端口SRAM10的结构示意图，所述双端口SRAM10包括第一组本文档来自技高网...

【技术保护点】
一种双端口SRAM，包括第一组地址端口、第二组地址端口、第一组数据端口、第二组数据端口、第一内部时钟产生电路、第一内部时钟接收端、第二内部时钟产生电路以及第二内部时钟接收端，其特征在于，还包括比较单元、控制单元和N个选择单元，N为所述第一组数据端口的端口数量；所述比较单元适于在所述第一组地址端口的地址信号与所述第二组地址端口的地址信号相同时输出第一电平至所述N个选择单元和所述控制单元，否则输出第二电平至所述N个选择单元和所述控制单元；所述控制单元适于在接收到所述第一电平时禁止所述第二内部时钟产生电路输出内部时钟信号至所述第二内部时钟接收端，在接收到所述第二电平时允许所述第二内部时钟产生电路输出...

【技术特征摘要】
1.一种双端口SRAM，包括第一组地址端口、第二组地址端口、第一组数据
端口、第二组数据端口、第一内部时钟产生电路、第一内部时钟接收端、第
二内部时钟产生电路以及第二内部时钟接收端，其特征在于，还包括比较单
元、控制单元和N个选择单元，N为所述第一组数据端口的端口数量；
所述比较单元适于在所述第一组地址端口的地址信号与所述第二组地址
端口的地址信号相同时输出第一电平至所述N个选择单元和所述控制单元，
否则输出第二电平至所述N个选择单元和所述控制单元；
所述控制单元适于在接收到所述第一电平时禁止所述第二内部时钟产生
电路输出内部时钟信号至所述第二内部时钟接收端，在接收到所述第二电平
时允许所述第二内部时钟产生电路输出内部时钟信号至所述第二内部时钟接
收端；
第n个选择单元适于在接收到所述第一电平时选择所述第一组数据端口
中第n个数据端口的数据输出，在接收到所述第二电平时选择所述第二组数
据端口中第n个数据端口的数据输出，1≤n≤N。
2.如权利要求1所述的双端口SRAM，其特征在于，所述比较单元包括第一
与门电路和M个同或门电路，M为所述第一组地址端口的端口数量；
第m个同或门电路的第一输入端连接所述第一组地址端口中第m个地址
端口，第m个同或门电路的第二输入端连接所述第二组地址端口中第m个地
址端口，第m个同或门电路的输出端连接所述第一与门电路的第m个输入端，
所述第一与门电路的输出端作为所述比较单元的输出端，1≤m≤M。
3.如权利要求1或2所述的双端口SRAM，其特征在于，所述控制单元包括
第一反相器和第二与门电路；
所述第一反相器的输入端适于接收所述第一电平或所述第二电平，所述
第一反相器的输出端连接所述第二与门电路的第一输入端；
所述第二与门电路的第二输入端适于接收所述第二内部时钟产生电路输
出的内部时钟信号，所述第二与门电路的输出端连接所述第二内部时钟接收
端。
4.如权利要求3所述的双端口SRAM，其特征在于，所述第n个选择单元包
括第二反相器、第一传输门和第二传输门；
所述第二反相器的输入端连接所述第一传输门的第一控制端和所述第二
传输门的第二控制端并适于接收所述第一电平或所述第二电平，所述第二反
相器的输出端连接所述第一传输门的第二控制端和所述第二传输门的第一控
制端；
所述第一传输门的输入端连接所述第一组数据端口中第n个数据端口，
所述第一传输门的输出端连接所述第二传输门的输出端并作为所述第n个选
择单元的输出端；
所述第二传输门的输入端连接所述第二组数据端口中第n个数据端口。
5.如权利要求4所述的双端口SRAM，其特征在于，所述第一传输门包括第
一PMOS管和第一NMOS管，所述第二传输门包括第二PMOS管和第二
NMOS管；
所述第一PMOS管的栅极为所述第一传输门的第二控制端，所述第一
PMOS管的源极连接所述第一NMOS管的漏极并作为所述第一传输门的输入
端，所述第一PMOS管的漏极连接所述第一NMOS管的源极并作为所述第一
传输门的输出端，所述第一NMOS管的栅极为所述第一传输门的第一控制端；
所述第二PMOS管的栅极为所述第二传输门的第二控制端，所述第二
PMOS管的源极连接所述第二NMOS管的漏极并作为所述第二传输门的输入
端，所述第二PMOS管的漏极连接所述第二NMOS管的源极并作为所述第二
传输门的输出端，所述第二NMOS管的栅极为所述第二传输门的第一控制端。
6.如权利要求3所述的双端口SRAM，其特征在于，所述第n个选择单元包
括第一开关和第二开关；
所述第一开关的控制端连接所述第二开关的控制端并适于接收所述第...

【专利技术属性】
技术研发人员：李智，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31