一种应对多核处理器监听访问冲突的Cache设计结构及方法技术

一种应对多核处理器监听访问冲突的Cache设计结构及方法，采用两周期监听冲突解决策略，按照监听第一周期处理器端替换写、总线端监听读，监听第一周期处理器检错写、总线端监听读，监听第二周期处理器端写、总线端监听写，监听第二周期处理器端读、总线端写分别独立设置相应的冲突解决模块以及解决方法策略，利用片上双端口RAM存储器替代传统单核处理器Cache中单端口RAM存储器，实现处理器端和总线监听端的并行访问，在保证Cache一致性的前提下，最大限度的降低因访存冲突对系统性能造成的影响，该技术不受多核应用环境、存储容量的限制，在民用和军用领域均适用。

Cache design structure and method for monitoring access conflict of multi-core processor

The Cache design structure and method for dealing with multi processor monitoring access conflict, using two cycle monitoring conflict resolution strategy, in accordance with the monitoring of the first cycle for bus terminal, terminal processor for writing listening reading, listening and writing, the first cycle processor bus terminal monitoring error reading, listening, writing second cycle processor bus terminal end monitoring dictation, listening second cycle processor end reading, write bus were independent of the corresponding conflict resolution module and solution strategy, single port RAM memory to replace the traditional single core processor using Cache on-chip dual port RAM memory, accessedconcurrently processor terminal and bus monitoring terminal, in ensuring the consistency of Cache, the maximum the lower due to the impact of access conflict caused by the performance of the system, the technology is not affected by the application of multi-core environment, limited memory capacity in civil And military applications.

【技术实现步骤摘要】

本专利技术属于集成电路设计领域，具体涉及一种面向于多核处理器本地双端口应对多核处理器监听访问冲突的Cache设计结构及方法。
技术介绍
随着处理器技术水平的提升，单纯追求系统主频来提高处理器性能的发展模式已经难以为继。为此，通过在一块芯片上集成多个处理器核心而解决性能瓶颈的多核处理器应运而生。它能够以较低的频率实现较高的性能，同时在相同的性能水平下可以避免单核处理器较大的功耗开销。多核处理器设计面临的首要问题是，如何维护各个处理器本地Cache的数据一致性问题。目前商用处理器由于集成的核数较少，因此大多采用基于总线监听的一致性维护协议。该方法的关键是在本地Cache增加一个总线监听器，它能实时监听总线上其它处理器发起的写请求，并在本地Cache进行搜索，一旦命中，则采用写无效或写更新策略保证全局数据的一致。可见，总线监听器的设计结构及监听策略已经成为多核处理器性能的制约因素。中国专利CN104008068A，名称为“一种基于MSI协议的双核Cache一致性系统电路结构”，它采用的MSI协议主要应用于写回式Cache，通过在原始Cache控制器的基础上增加总线监听控制器来维护不同处理器的数据一致性，然而，该专利技术未涉及总线监听控制器的具体设计结构。中国专利CN102866923A，名称为“对称多核的高效一致性侦听过滤装置”，它为每一个本地Cache的标志存储器均设置了一个单端口的存储副本，并将所有副本集中构成标志阵列以单独进行监听操作；同时，它将标志阵列划分为两个以及上的分区，每个分区拥有独立的控制信号和数据信号，使得监听操作可以在不同的分区间并行操作，从而提高了监听效率。中国专利CN102662885A，名称为“对称式多核处理器维护二级Cache一致性的装置及其方法”，它的主要特点是完全采用硬件方式在本地二级Cache位置自动完成Cache一致性处理，使用的一致性协议是在传统MESI基础上增加了用于核间Cache共享数据的传递状态，当本地Cache在对共享数据进行读访问时，可以从其它处理器Cache中读取数据，从而减小了访问主存的延迟开销，提高了系统性能。目前，多核处理器已经成为商用处理器发展的必然趋势，同时也得到航空航天等军品领域的高度关注，而如何高效的应对Cache数据一致性问题，尤其是解决处理器端和总线监听端对Cache的访问冲突问题，是现代多核处理器设计亟需解决的问题。
技术实现思路
本专利技术的目的在于针对上述现有技术中的问题，提供一种应对多核处理器监听访问冲突的Cache设计结构，利用片上双端口RAM存储器替代传统单核处理器Cache中单端口RAM存储器，实现处理器端和总线监听端的并行访问；同时基于总线时序特征提出不同行为周期的独立应对策略，在保证Cache一致性的前提下，最大限度的降低因访存冲突对系统性能造成的影响，该技术不受多核应用环境、存储容量的限制，在民用和军用领域均适用。为了实现上述目的，本专利技术应对多核处理器监听访问冲突的Cache设计结构，包括：用于监听第一周期处理器端替换写、总线端监听读的冲突解决模块；用于监听第一周期处理器检错写、总线端监听读的冲突解决模块；用于监听第二周期处理器端写、总线端监听写的冲突解决模块；用于监听第二周期处理器端读、总线端写的冲突解决模块；各个冲突解决模块均包括用于存储Tag、Valid及Parity值的两路双端口Cache、处理器端访问地址CPU Addr、总线端监听地址Snoop_addr、用于选择Cache替换路的替换算法选择器、用于接收待编码信息并输出校验元的校验元编码器，以及用于接收编码字和校验元并输出错误指示信号的校验元解码器；所述的两路双端口Cache包括两个地址端口、两个读使能端口、两个写使能端口、两个数据输入端口以及两个数据输出端口；处理器端访问地址CPU Addr包括用于作为地址访问两路双端口Cache的L1-index段以及用于作为校验元编码字信息源的L1-tag段，总线端监听地址Snoop_addr中的L1-index段作为地址监听访问两路双端口Cache；冲突解决模块还包括用于接收处理器端访问地址CPU Addr与总线端监听地址Snoop_addr中的L1-index段并进行比较的访问冲突判别电路。本专利技术应对多核处理器监听访问冲突的Cache设计方法，包括：用于监听第一周期处理器端替换写、总线端监听读的冲突解决过程；用于监听第一周期处理器检错写、总线端监听读的冲突解决过程；用于监听第二周期处理器端写、总线端监听写的冲突解决过程；用于监听第二周期处理器端读、总线端写的冲突解决过程。用于监听第一周期处理器端替换写、总线端监听读的冲突解决过程包括双端口RAM总线端的读使能端OE2以及双端口RAM处理器端的写使能端，访问冲突判别电路比较结果若相等则输出miss为‘0’，若不等则输出miss为‘1’，双端口RAM总线端的读使能端OE2由监听使能信号Snoop_en与取反后的miss信号经过与门提供，双端口RAM处理器端的写使能端由替换算法选择器的输出选择信号以及miss信号经过与门提供。用于监听第一周期处理器检错写、总线端监听读的冲突解决过程通过双端口RAM处理器端将各路Tag、Valid及Parity的值通过一端数据输出端口送入解码器，若输出错误标识有效，则置Valid的该数据输出端口有效，允许处理器检错写，并且由miss信号、Snoop_en信号以及取反后的该数据输出端口信号经过与门控制另一端读使能端口。用于监听第二周期处理器端写、总线端监听写的冲突解决过程包括作为Tag存储体监听端的一端数据输出端口，该端口输出的tag值与总线端监听地址Snoop_addr中的L1-tag段匹配，若相同输出的match信号与经过寄存器延迟一个周期的Snoop_en信号经过与门作用于Valid的该端写使能端口使该数据副本无效，监听端Tag、Parity的写使能端口与读使能端口无效；在处理器端，写操作校验错清除valid后Tag、Valid及Parity通过另一端数据输出端口将输出信息送入解码器，校验错输出error信号则该端写使能端口信号经过取反后与error信号、miss信号经过与门作用于另一端写使能端口，取消处理器端的写操作。用于监听第二周期处理器端读、总线端写的冲突解决过程包括在第二周期发现总线端监听命中时，令Valid存储体的一端写使能端口有效，该端写使能端口信号经过取反，与miss信号以及处理器读使能信号经过与门后作用于另一个读使能端口。处理器总线端在第二周期将读出的tag、parity值锁存后经过多路选择器旁路返回到处理器端。与现有技术相比，本专利技术应对多核处理器监听访问冲突的Cache设计结构，采用双端口RAM替代传统单核处理器中单端口的Tag、Valid及Parity存储器，从而在功能特性上允许处理器端和总线端能够有控制路径并行访问本地Cache，解决多核处理器系统中本地Cache在允许处理器访问的同时，还需要实时监听总线上远程访问写请求的问题，降低了总线监听对多核系统性能的影响，该结构不受多核应用环境、存储容量限制，在民用和军用领域均适用。与现有技术相比，本专利技术应对多核处理器监听访问冲突的Cache设计方法，在采用双端口RAM存储本文档来自技高网...

【技术保护点】
一种应对多核处理器监听访问冲突的Cache设计结构，其特征在于，包括：用于监听第一周期处理器端替换写、总线端监听读的冲突解决模块；用于监听第一周期处理器检错写、总线端监听读的冲突解决模块；用于监听第二周期处理器端写、总线端监听写的冲突解决模块；用于监听第二周期处理器端读、总线端写的冲突解决模块；各个冲突解决模块均包括用于存储Tag、Valid及Parity值的两路双端口Cache(Way0、Way1)、处理器端访问地址CPU Addr、总线端监听地址Snoop_addr、用于选择Cache替换路的替换算法选择器、用于接收待编码信息并输出校验元的校验元编码器，以及用于接收编码字和校验元并输出错误指示信号的校验元解码器；所述的两路双端口Cache包括两个地址端口(A1、A2)、两个读使能端口(OE1、OE2)、两个写使能端口(WE1、WE2)、两个数据输入端口(D1、D2)以及两个数据输出端口(Q1、Q2)；处理器端访问地址CPU Addr包括用于作为地址访问两路双端口Cache(Way0、Way1)的L1‑index段以及用于作为校验元编码字信息源的L1‑tag段，总线端监听地址Snoop_addr中的L1‑index段作为地址监听访问两路双端口Cache(Way0、Way1)；冲突解决模块还包括用于接收处理器端访问地址CPU Addr与总线端监听地址Snoop_addr中的L1‑index段并进行比较的访问冲突判别电路。...

【技术特征摘要】
1.一种应对多核处理器监听访问冲突的Cache设计结构，其特征在于，包括：用于监听第一周期处理器端替换写、总线端监听读的冲突解决模块；用于监听第一周期处理器检错写、总线端监听读的冲突解决模块；用于监听第二周期处理器端写、总线端监听写的冲突解决模块；用于监听第二周期处理器端读、总线端写的冲突解决模块；各个冲突解决模块均包括用于存储Tag、Valid及Parity值的两路双端口Cache(Way0、Way1)、处理器端访问地址CPU Addr、总线端监听地址Snoop_addr、用于选择Cache替换路的替换算法选择器、用于接收待编码信息并输出校验元的校验元编码器，以及用于接收编码字和校验元并输出错误指示信号的校验元解码器；所述的两路双端口Cache包括两个地址端口(A1、A2)、两个读使能端口(OE1、OE2)、两个写使能端口(WE1、WE2)、两个数据输入端口(D1、D2)以及两个数据输出端口(Q1、Q2)；处理器端访问地址CPU Addr包括用于作为地址访问两路双端口Cache(Way0、Way1)的L1-index段以及用于作为校验元编码字信息源的L1-tag段，总线端监听地址Snoop_addr中的L1-index段作为地址监听访问两路双端口Cache(Way0、Way1)；冲突解决模块还包括用于接收处理器端访问地址CPU Addr与总线端监听地址Snoop_addr中的L1-index段并进行比较的访问冲突判别电路。2.一种应对多核处理器监听访问冲突的Cache设计方法，其特征在于，包括：用于监听第一周期处理器端替换写、总线端监听读的冲突解决过程；用于监听第一周期处理器检错写、总线端监听读的冲突解决过程；用于监听第二周期处理器端写、总线端监听写的冲突解决过程；用于监听第二周期处理器端读、总线端写的冲突解决过程。3.根据权利要求2所述应对多核处理器监听访问冲突的Cache设计结构，其特征在于：用于监听第一周期处理器端替换写、总线端监听读的冲突解决过程包括双端口RAM总线端的读使能端OE2以及双端口RAM处理器端的写使能端，访问冲突判别电路比较结果若相等则输出miss为‘0’...

【专利技术属性】
技术研发人员：娄冕，裴茹霞，张洵颖，张海金，李红桥，吴龙胜，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：发明
国别省市：陕西;61