异构多核处理器功耗控制装置及其功耗控制方法制造方法及图纸

本发明专利技术涉及一种异构多核处理器功耗控制装置及其功耗控制方法，其装置包括n个CPU和m个IP，还包括时钟管理单元、电源管理单元和时钟控制单元，n和m均为大于1的整数；电源管理单元包括m个电源接口，各电源接口分别根据时钟管理单元的控制命令控制连接的IP的电源开断；时钟控制单元包括n+m个门控时钟模块，各门控时钟模块还分别连接一个CPU或者一个IP，各门控时钟模块分别根据时钟管理单元的控制命令控制连接的CPU或者IP的时钟开断；各CPU均能够控制时钟管理单元向任意电源接口或者任意门控时钟模块发送控制命令；采用本发明专利技术的方案，可以降低芯片功耗并降低芯片设计难度。

Power control device of heterogeneous multi-core processor and power consumption control method thereof

The invention relates to a heterogeneous multi-core processor power control device and power control method, its device includes n CPU and m IP, also includes a clock management unit and a power management unit and clock control unit, N and m are 1 integers greater than; power management unit includes a m power supply interface, the power supply according to the control command interface clock management unit control connected IP power off; the clock control unit includes n+m gated clock module, the clock gating module is respectively connected with a CPU or a IP, the gated clock module respectively according to the control command clock management unit control connected CPU or IP on the clock the broken; CPU can control the clock management unit interface to any power or any gated clock module to send control commands; the scheme of the invention can reduce the power consumption and chip. Reduce the difficulty of chip design.

【技术实现步骤摘要】
异构多核处理器功耗控制装置及其功耗控制方法
本专利技术涉及多核系统
，特别是涉及一种异构多核处理器功耗控制装置及其功耗控制方法。
技术介绍
随着集成电路设计水平和制造工艺的提高，芯片性能、集成度也越来越高，很多新片使用了多核心来增加性能，这使得芯片功耗大大增加。为了控制芯片功耗，许多芯片采用了大小核的设计，性能优先的情况下使用大核心或同时使用大小核心进行工作，在低功耗模式下仅仅使用小核心以降低功耗。多核系统的每个核心的作用是不同的，不一定同时都处在工作状态，利用芯片的这种特性，可以进行功耗管理。现有的功耗管理方案中，当处理器A不工作时，通知处理器B，处理器B操作寄存器关闭处理器B的时钟，而当处理器B需要转为不工作状态时，通过SPI(SerialPeripheralInterface，串行外设接口)写寄存器关闭外部晶振。这样的操作方式增加了额外功耗，同时随着核处理器的增多，核间通信机制复杂，芯片总线设计复杂，增加了芯片设计难度。
技术实现思路
本专利技术的目的在于提供一种异构多核处理器功耗控制装置及其功耗控制方法，可以降低芯片功耗且可以降低芯片设计难度。本专利技术的目的通过如下技术方案实现：一种异构多核处理器功耗控制装置，包括n个CPU和m个IP，还包括时钟管理单元、电源管理单元和时钟控制单元，n和m均为大于1的整数；所述电源管理单元包括m个电源接口，各所述电源接口分别连接所述时钟管理单元和一个所述IP，各所述电源接口分别用于根据所述时钟管理单元的控制命令控制所连接的IP的电源开断；所述时钟控制单元包括w个门控时钟模块，各所述门控时钟模块分别连接所述时钟管理单元，各所述门控时钟模块还分别连接一个所述CPU或者一个所述IP，w为n和m的和值，各所述门控时钟模块分别用于根据所述时钟管理单元的控制命令控制所连接的CPU或者IP的时钟开断；所述时钟管理单元还与各所述CPU连接，各所述CPU均能够控制所述时钟管理单元向任意电源接口或者任意门控时钟模块发送控制命令。一种如上所述的异构多核处理器功耗控制装置的功耗控制方法，包括：所述时钟管理单元接收任意CPU发送的控制请求信息，所述控制请求信息包括控制类型标识和控制对象标识；所述时钟管理单元根据所述控制对象标识确定本次功耗控制的控制对象，所述控制对象包括任意一个或者多个CPU，或者/和任意一个或者多个IP；所述时钟管理单元根据所述控制类型标识生成与该控制类型标识对应的控制命令，将所述控制命令发送给所述控制对象所连接的电源接口或者/和门控时钟模块；所述控制对象所连接的电源接口根据所述控制命令控制所述控制对象的电源开断，或者/和，所述控制对象所连接的门控时钟模块根据所述控制命令控制所述控制对象的时钟开断。根据上述本专利技术的方案，由于时钟管理单元与各CPU连接，还与各电源接口、各门控时钟模块连接，电源接口的数量与IP相同，门控时钟模块的数量与IP和CPU的总数量相同，且每个CPU与时钟管理单元均连接一个门控时钟模块，每个IP与时钟管理单元均连接一个门控时钟模块和一个电源接口，也就是说，电源接口和IP是一一对应的，门控时钟模块和IP或者CPU是一一对应的，同时，由于各电源接口分别用于根据时钟管理单元的控制命令控制所连接的IP的电源开断，各门控时钟模块分别用于根据时钟管理单元的控制命令控制所连接的CPU或者IP的时钟开断，各CPU均能够控制时钟管理单元向任意电源接口或者任意门控时钟模块发送控制命令，因此，每个CPU均可以对时钟管理单元进行控制，可控制关闭CPU的时钟、IP的时钟、IP的电源，或者关闭所有CPU，进入休眠模式，通过这种对CPU和IP的时钟、电源的管理，可以达到降低芯片功耗的目的，同时，由于电源接口和IP是一一对应的，门控时钟模块和IP或者CPU是一一对应的，因此，不但可以对CPU的时钟进行控制，还可以对每个IP的时钟和电源进行控制，且可以对IP的时钟和电源进行同时控制，并可以降低芯片设计难度。附图说明图1为本专利技术实施例一的异构多核处理器功耗控制装置的组成结构示意图；图2为本专利技术实施例二的异构多核处理器功耗控制装置的功耗控制方法的实现流程示意图。具体实施方式为使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步的详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本专利技术，并不限定本专利技术的保护范围。实施例一本专利技术实施例一提供一种异构多核处理器功耗控制装置。参见图1所示，为本专利技术实施例一的异构多核处理器功耗控制装置的组成结构示意图。如图1所示，该实施例一的异构多核处理器功耗控制装置包括n个CPU(CentralProcessingUnit，中央处理器)110和m个IP(IntellectualProperty，知识产权，也称为IP核)120，还包括时钟管理单元110、电源管理单元120和时钟控制单元130，其中，n和m均为大于1的整数，n和m可以相等也可以不相等。电源管理单元120包括m个电源接口，各电源接口分别连接时钟管理单元110和一个IP，各电源接口分别用于根据时钟管理单元110的控制命令控制所连接的IP的电源开断；时钟控制单元131、132包括w个门控时钟模块，各门控时钟模块分别与时钟管理单元110连接，各门控时钟模块还分别连接一个CPU或者一个IP，其中，w为n和m的和值，即w＝n+m，各门控时钟模块分别用于根据时钟管理单元110的控制命令控制所连接的CPU或者IP的时钟开断；时钟管理单元110还与各CPU连接，各CPU均能够控制时钟管理单元110向任意电源接口或者任意门控时钟模块发送控制命令，也就是说，时钟管理单元110可受控于任意一个CPU。据此，根据上述本实施例的方案，由于时钟管理单元110与各CPU连接，还与各电源接口、各门控时钟模块连接，电源接口的数量与IP相同，门控时钟模块的数量与IP和CPU的总数量相同，且每个CPU与时钟管理单元110连接一个门控时钟模块，每个IP与时钟管理单元110连接一个门控时钟模块和一个电源接口，也就是说，电源接口和IP是一一对应的，门控时钟模块和IP或者CPU是一一对应的，同时，由于各电源接口分别用于根据时钟管理单元110的控制命令控制所连接的IP的电源开断，各门控时钟模块分别用于根据时钟管理单元110的控制命令控制所连接的CPU或者IP的时钟开断，各CPU均能够控制时钟管理单元110向任意电源接口或者任意门控时钟模块发送控制命令，因此，每个CPU均可以对时钟管理单元110进行控制，可控制关闭CPU的时钟、IP的时钟、IP的电源，或者关闭所有CPU，进入休眠模式，通过这种对CPU和IP的时钟、电源的管理，可以达到降低芯片功耗的目的，同时，由于电源接口和IP是一一对应的，门控时钟模块和IP或者CPU是一一对应的，因此，不但可以对CPU的时钟进行控制，还可以对每个IP的时钟和电源进行控制，且可以对IP的时钟和电源进行同时控制，并可以降低芯片设计难度。采用本专利技术的异构多核处理器功耗控制装置，可以实现IP的关闭操作、IP的开启操作、CPU的关闭操作和CPU的开启操作，以下对这些过程进行一一说明。在其中一个实施例中，时钟管理单元110可以在接收到任意CPU发送的关闭IP请求时，根据该关闭IP请本文档来自技高网...

【技术保护点】
一种异构多核处理器功耗控制装置，其特征在于，包括n个CPU和m个IP，还包括时钟管理单元、电源管理单元和时钟控制单元，n和m均为大于1的整数；所述电源管理单元包括m个电源接口，各所述电源接口分别连接所述时钟管理单元和一个所述IP，各所述电源接口分别用于根据所述时钟管理单元的控制命令控制所连接的IP的电源开断；所述时钟控制单元包括w个门控时钟模块，各所述门控时钟模块分别与所述时钟管理单元连接，各所述门控时钟模块还分别连接一个所述CPU或者一个所述IP，w为n和m的和值，各所述门控时钟模块分别用于根据所述时钟管理单元的控制命令控制所连接的CPU或者IP的时钟开断；所述时钟管理单元还与各所述CPU连接，各所述CPU均能够控制所述时钟管理单元向任意电源接口或者任意门控时钟模块发送控制命令。

【技术特征摘要】
1.一种异构多核处理器功耗控制装置，其特征在于，包括n个CPU和m个IP，还包括时钟管理单元、电源管理单元和时钟控制单元，n和m均为大于1的整数；所述电源管理单元包括m个电源接口，各所述电源接口分别连接所述时钟管理单元和一个所述IP，各所述电源接口分别用于根据所述时钟管理单元的控制命令控制所连接的IP的电源开断；所述时钟控制单元包括w个门控时钟模块，各所述门控时钟模块分别与所述时钟管理单元连接，各所述门控时钟模块还分别连接一个所述CPU或者一个所述IP，w为n和m的和值，各所述门控时钟模块分别用于根据所述时钟管理单元的控制命令控制所连接的CPU或者IP的时钟开断；所述时钟管理单元还与各所述CPU连接，各所述CPU均能够控制所述时钟管理单元向任意电源接口或者任意门控时钟模块发送控制命令。2.根据权利要求1所述的异构多核处理器功耗控制装置，其特征在于：所述时钟管理单元在接收到任意CPU发送的关闭IP请求时，根据所述关闭IP请求确定需要关闭的IP，向所述需要关闭的IP所连接的电源接口和门控时钟模块发送第一关闭指令；所述需要关闭的IP所连接的电源接口根据该第一关闭指令关闭所述需要关闭的IP的电源，所述需要关闭的IP所连接的门控时钟模块根据该第一关闭指令关闭所述需要关闭的IP的时钟。3.根据权利要求2所述的异构多核处理器功耗控制装置，其特征在于，所述时钟管理单元在根据所述关闭IP请求确定需要关闭的IP之后，还监测所述需要关闭的IP是否进入空闲状态，在监测到所述需要关闭的IP进入空闲状态后，执行所述向所述需要关闭的IP所连接的电源接口和门控时钟模块发送第一关闭指令的过程。4.根据权利要求2或3所述的异构多核处理器功耗控制装置，其特征在于：所述时钟管理单元还在检测到任意CPU发送的IP开启请求时，根据所述IP开启请求确定需要开启的IP，向所述需要开启的IP所连接的电源接口和门控时钟模块发送第一开启指令；所述需要开启的IP所连接的电源接口根据该第一开启指令开启述需要开启的IP的电源，所述需要开启的IP所连接的门控时钟模块根据该第二开启指令开启所述需要开启的IP的时钟。5.根据权利要求4所述的异构多核处理器功耗控制装置，其特征在：所述时钟管理单元还在接收到任意CPU发送的处理器关闭请求时，根据所述处理器关闭请求确定需要关闭的CPU，监测所述需要关闭的CPU是否进入STOP模式，若监测到所述需要关闭的CPU进入STOP模式后，则向所述需要关闭的CPU所连接的门控时钟模块发送第二关闭指令；所述需要关闭的CPU所连接的门控时钟模块根据该第二关闭指令关闭所述需要关闭的CPU的时钟。6.根据权利要求5所述的异构多核处理器功耗控制装置，其特征在于：所述时...

【专利技术属性】
技术研发人员：习伟，蔡田田，姚浩，陈波，郭晓斌，李鹏，杨祎巍，陈浩敏，蒋愈勇，王建邦，
申请(专利权)人：南方电网科学研究院有限责任公司，
类型：发明
国别省市：广东,44