多核平台中的受约束引导技术制造技术

描述了与多核平台中的受约束引导技术有关的方法和装置。在一个实施例中，处理器可包括控制哪一些特定核要上电/断电和/或这些核至少部分地基于来自OS和/或软件应用的输入需要进入哪一种功率状态的逻辑。还要求保护和公开了其他实施例。

Constrained boot technology in multicore platforms

Methods and apparatus relating to a constrained boot technology in a multicore platform are described. In one embodiment, the processor may include control of which some specific nuclear power on / off to the nuclear and / or based at least in part from the OS and / or software applications need to input into which a power state logic. Other embodiments are also requested to protect and disclose.

【技术实现步骤摘要】
【国外来华专利技术】多核平台中的受约束引导
本公开一般涉及电子领域。更具体地，本专利技术的实施例涉及多核平台中的受约束引导技术。背景为了改进性能，一些系统包括具有多个处理核的处理器(也称为多核系统)。当前，这些系统中的大多数集中于提供高性能，并且可能存在以某一水平内置的一些受限功率管理。例如，这些多核系统中的一些系统可具有执行每核Cx状态的能力。每一C状态可指示特定水平的功能。例如，C0可指示处理器正在操作，C1可指示处理器不在执行指令、但是可几乎同时地返回执行状态，C2可指示处理器维持所有软件可视信息、但是可能花费更长时间返回全执行状态，C3可指示处理器休眠且不需要保持其高速缓存相干等。然而，对主动(aggressive)操作系统(OS)或软件(SW)驱动的功率管理的支持通常是极少的，尤其是从OS的角度来看。此外，大多数当前OS管理功能策略即使从处理器功率管理角度来看也没有倾向于随多核系统很好地缩放，或者随平台在整体上很好地缩放。因此，如何利用各种功耗状态可能对处理器的性能和/或功耗具有直接影响。附图简述参考附图提供详细描述。在附图中，附图标记的最左边数字标识附图标记首先出现在其中的附图。在不同的附图中使用相同的附图标记来指示相同或相似的项目。图1、5和6示出可用于实现本文中所讨论的各个实施例的计算系统的实施例的方框图。图2示出根据实施例的计算系统的处理器核以及其他组件的各部分的方框图。图3-4示出根据一些实施例的流程图。详细描述在以下描述中，为了提供对各个实施例的透彻理解，阐述了大量具体细节。然而，在没有这些具体细节的情况下，可实践本专利技术的各个实施例。在其他实例中，未详细地描述公知方法、过程、组件、以及电路，从而不混淆本专利技术的特定实施例。此外，可使用诸如集成半导体电路(“硬件”)、组织成一个或多个程序(“软件”)的计算机可读指令、或者硬件和软件的一些组合之类的各种手段来执行本专利技术的实施例的各方面。出于本公开的目的，对“逻辑”的引用应当意味着硬件、软件、或者其一些组合。同样，对“指令”和“微操作”(uop)的使用是互换的，如本文中所讨论的。本文中所讨论的一些实施例可用于提供多核处理器中的受约束引导技术。如本文中所讨论的，术语“受约束”引导或状态通常指其中一个或多个处理器核进入或引导到比全操作状态消耗更少功率的功耗状态(例如，未完全在CO状态中)的状态或引导技术。在一些实施例中，本文中所讨论的至少一些功耗状态可与在2010年4月5日发布的高级配置和电源接口(ACPI)规范下定义的那些功耗状态一致。在一个实施例中，处理器可包括控制哪个(哪些)特定核要上电/断电和/或这些核至少部分地基于来自OS软件和/或软件应用的输入而需要进入哪一种功率状态的逻辑。此外，控制核上电/断电以及上电/断电的水平的能力可用于基于工作负荷、情境、使用等优化平台功耗。此外，本文中所讨论的至少一些OS操作可由软件应用、固件等互换地执行。在实施例中，当从低功率状态退出时，只有特定处理器核可达到全功率状态，并且其余处理器核可保持在“受约束”状态中(例如，未完全在CO中)。这进而将大大地降低总平台功耗。此外，虽然多核系统提供了显著的性能改进，但是在OS或SW级下的功率管理通常取决于传统OS支持。例如，一些当前OS(诸如)支持使所有非引导处理器(例如，对最终断电/上电而言不是关键的非引导处理器)完全断电/停用，但是该方法可具有高等待时间、高功率影响，并且还可能不需要(有时取决于情境)使该系统中的所有核完全上电(例如，其中存在需要唤醒CPU核的单个中断且不是真正需要使所有CPU上电且同时运行的情境)。本文中所讨论的技术可用于具有性能状态设置的任何类型的处理器，诸如参考图1以及5-6所讨论的处理器。更具体地，图1示出根据本专利技术的实施例的计算系统100的方框图。系统100可包括一个或多个处理器102-1至102-N(通常在本文中被称为“(诸)处理器102”或“处理器102”)。处理器102可经由互连网络或总线104通信。每一处理器可包括各个组件，为了清楚起见，只参考处理器102-1讨论一些组件。因此，其余处理器102-2至102-N中的每一个处理器可包括参考处理器102-1所讨论的相同或类似的组件。在实施例中，处理器102-1可包括一个或多个处理器核106-1至106-M(在本文中被称为“(诸)核106”或更一般地被称为“核106”)、共享高速缓存108、路由器110、和/或处理器控制逻辑或单元120。处理器核106可在单个集成电路(IC)芯片上实现。此外，该芯片可包括一个或多个共享和/或私有的高速缓存(诸如高速缓存108)、总线或互连(诸如总线或互连网络112)、存储器控制器(诸如参考图5-6所讨论的那些存储器控制器)、或者其他组件。在一个实施例中，路由器110可用于在处理器102-1和/或系统100的各个组件之间通信。此外，处理器102-1可包括一个以上路由器110。此外，多个路由器110可通信以在处理器102-1内部或外部的各个组件之间实现数据路由。共享高速缓存108可存储由处理器102-1的一个或多个组件(诸如核106)利用的数据(例如，包括指令)。例如，共享高速缓存108可在本地高速缓存存储在存储器114中的数据，以供处理器102的组件更快速地访问。在一个实施例中，高速缓存108可包括中级高速缓存(诸如级2(L2)、级4(L3)、级4(L4)或其他级高速缓存)、最后一级高速缓存(LLC)、和/或其组合。此外，处理器102-1的各个组件可直接通过总线(例如，总线112)和/或存储器控制器或中枢与共享高速缓存108通信。如图1所示，在一些实施例中，核106中的一个或多个可包括级1(L1)高速缓存116-1(在本文中通常被称为“L1高速缓存116”)。在一个实施例中，控制单元120可控制哪个(哪些)特定核106要上电/断电和/或这些核中有多少个核需要基于来自OS和/或软件应用(例如，可存储在存储器114中的OS和/或软件应用)的输入而被上电/断电(bringup/down)。此外，控制单元120可控制核的上电/断电以及上电/断电的水平，从而基于平台中存在的工作负荷、情境、使用等状况(例如，如由OS和/或软件应用确定的)来优化平台功耗，。图2示出根据本专利技术的实施例的计算系统的处理器核106以及其他组件的各部分的方框图。在一个实施例中，图2所示的箭头示出指令通过核106的流向。一个或多个处理器核(诸如处理器核106)可在诸如参考图1所讨论的单个集成芯片(或管芯)上实现。此外，该芯片可包括一个或多个共享和/或私有的高速缓存(例如，图1的高速缓存108)、互连(例如，图1的互连104和/或112)、控制单元、存储器控制器、或者其他组件。如图2所示，处理器核106可包括获取指令以供核106执行的获取单元202(包括具有条件分支的指令)。这些指令可从诸如存储器114和/或参考图5-6所讨论的存储器设备之类的任何存储设备获取。核106还可包括对所获取指令进行解码的解码单元204。例如，解码单元204可将所获取指令解码成多个uop(微操作)。另外，核106可包括调度单元206。调度单元206可执行与存储经解码的指令(例如，从解码单元204接收到的)相关联的各种本文档来自技高网...

【技术保护点】
一种处理器，包括：多个处理器核；以及控制逻辑，所述控制逻辑与所述多个处理器核中的第一处理器核及第二处理器核耦合，以从低功耗状态检测唤醒事件且使所述多个处理器核中的所述第二处理器核进入比全操作功耗状态消耗更少功率的降低的功耗状态，其中，响应于所述唤醒事件，所述控制逻辑用以使至少所述第一处理器核进入所述全操作功耗状态，其中所述控制逻辑基于所述唤醒事件的源使包括所述第二处理器核在内的所述多个处理器核中的任何其余处理器核进入所述降低的功耗状态。

【技术特征摘要】
【国外来华专利技术】2011.09.30 IN 2848/DEL/20111.一种处理器，包括：多个处理器核；以及控制逻辑，所述控制逻辑与所述多个处理器核中的第一处理器核及第二处理器核耦合，以从低功耗状态检测唤醒事件且使所述多个处理器核中的所述第二处理器核进入比全操作功耗状态消耗更少功率的降低的功耗状态，其中，响应于所述唤醒事件，所述控制逻辑用以使至少所述第一处理器核进入所述全操作功耗状态，其中所述控制逻辑基于所述唤醒事件的源使包括所述第二处理器核在内的所述多个处理器核中的任何其余处理器核进入所述降低的功耗状态。2.如权利要求1所述的处理器，其特征在于，响应于所述唤醒事件，所述多个处理器核中的第三处理器核进入所述全操作功耗状态。3.如权利要求1所述的处理器，其特征在于，还包括存储操作系统软件的存储器，其中所述操作系统软件触发所述唤醒事件。4.如权利要求3所述的处理器，其特征在于，所述操作系统软件基于定时器触发所述唤醒事件。5.如权利要求1所述的处理器，其特征在于，所述控制逻辑基于在包括所述处理器的平台中存在的工作负荷、情境、以及使用状况中的一个或多个来确定所述第二处理器核是否进入所述降低的功耗状态。6.如权利要求1所述的处理器，其特征在于，所述低功耗状态包括空闲状态和待机状态。7.如权利要求1所述的处理器，其特征在于，还包括存储应用软件的存储器，其中所述应用软件触发所述唤醒事件。8.如权利要求7所述的处理器，其特征在于，所述应用软件基于定时器触发所述唤醒事件。9.如权利要求1所述的处理器，其特征在于，响应于所述唤醒事件，所述第一处理器核将至少一个处理器间中断传送到所述第二处理器核。10.如权利要求1所述的处理器，其特征在于，所述第一处理器核是自引导处理器核而所述第二处理器核是非自引导处理器核。11.如权利要求1所述的处理器，其特征在于，所述唤醒事件指示从平台空闲状态的恢复。12.一种用于受约束引导的方法，包括：在处理器的第一处理器核处从低功耗状态检测唤醒事件；以及使所述处理器的第二处理器核进入比全操作功耗状态消耗更少功率的降低的功耗状态，其中，响应于所述唤醒事件，使至少所述第一处理器核进入所述全操作功耗状态，其中包括所述第二处理器核在内的所述处理器的多个处理器核中的任何其余处理器核基于所述唤醒事件的源进入所述降低的功耗状态。13.如权利要求12所述的方法，其特征在于，还包括：响应于所述唤醒事件，使所述处理器的第三处理器核进入所述全操作功耗状态。14.如权利要求12所述的方法，其特征在于，还包括：执行代码以触发唤醒事件。15.如权利要求12所述的方法，其特征在于，还包括基于在包括所述处理器的平台中存在的工作负荷、情境、以及使用状况中的一个或多个，确定所述第二处理器核是否进入所述降低的功耗状态。16.如权利要求12所述的方法，其特征在于，还包括响应于所述唤醒事件，所述...

【专利技术属性】
技术研发人员：R·穆拉利达，H·瑟沙德瑞，V·M·路德拉穆尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US