一种基于异构多核架构的导航解算装置制造方法及图纸

本发明专利技术涉及一种基于异构多核架构的导航解算装置，包括异构多核处理核心，通过输入接口控制芯片与异构多核处理核心连接的传感器输入接口，以及通过输出接口控制芯片与异构多核处理核心连接的数据输出接口；所述异构多核处理核心包括有可编程门阵列FPGA以及ARM双核处理器和DSP双核处理器；所述可编程门阵列FPGA连接有非易失性存储器和同步静态随机存储器DDR3；所述DSP连接有DDR3。本发明专利技术可有效的满足天、惯、卫及其深组合条件下高频导航信息输出及后续处理操作的实时性要求，并解决了多核系统中各个基本处理单元之间的高速数据交换机制和消息同步机制，硬件结构可扩展、可裁剪，能适应多种不同的导航需求和处理方法，具有较好的实时性，灵活性和可靠性。

【技术实现步骤摘要】

本专利技术属于图像处理技术与导航技术交叉的领域，涉及一种基于异构多核架构的导航解算装置，是在天、惯、卫及其深组合条件下，实现高频导航姿态信息输出的信号处理装置。技术背景在现代空地一体化战争体系中,任何单一的导航系统往往难以满足各类军用导航的要求,需要将两种或者两种以上的导航系统结合起来,兼备各系统的优点而弥补缺陷,从而使新的导航系统具有单独导航系统所不具备的优良性能。国内目前对于导航系统的设计主要是FPGA+DSP的结构，在FPGA中完成数据采集，在DSP中完成数据解算。随着导航姿态输出频率的提高，及天、惯、卫深组合的使用需求，现有的FPGA+DSP的结构不能满足计算和姿态输出的需求。
技术实现思路
本专利技术的目的在于解决上述技术问题，提出并实现了一种基于异构多核架构的导航解算装置，该装置具有处理能力强、可靠性高和实时性强的特性，且具有较好的灵活性，可以有效的适应在天、惯、卫及其深组合导航条件下高频航姿输出的需求。本专利技术是采用如下技术方案实现：一种基于异构多核架构的导航解算装置，包括：异构多核处理核心，通过输入接口控制芯片与异构多核处理核心连接的传感器输入接口，以及通过输出接口控制芯片与异构多核处理核心连接的数据输出接口；所述异构多核处理核心包括有可编程门阵列FPGA以及ARM双核处理器和DSP双核处理器；所述可编程门阵列FPGA连接有非易失性存储器和同步静态随机存储器DDR3；所述DSP双核处理器连接有同步静态随机存储器DDR3。优选地，异构多核处理核心中包含了可编程门阵列FPGA+ARM双核处理器+DSP双核处理器，FPGA和ARM双核处理器封装在同一个芯片中，ARM双核处理器之间通过内部高速总线互联，DSP双核处理器之间通过内部高速互联总线互联，ARM双核处理器与DSP双核处理器之间通过互联总线互联。构成一个高速互联的异构多核处理核心。优选地，可编程门阵列FPGA包括以及连接的输入接口控制单元、信号预处理模块、DSP双核处理器控制模块、显示控制模块、ARM双核处理器控制模块、以及数据输出控制模块；所述DSP双核处理器控制模块还与ARM双核处理器控制模块连接；多个缓存FIFO分别与DSP双核处理器控制模块以及信号预处理模块连接；优选地，传感器输入接口包括图像传感器接口、惯性姿态传感器接口、卫星传感器接口以及AD接口。优选地，所述数据输入接口控制单元接收输入接口控制芯片送来的图像信息或传感器信息，并将其存入内部缓存。信号预处理模块完成对输入数据的预处理功能，ARM双核处理器控制模块用于控制连接在FPGA内部的ARM处理单元并完成各个数据单元之间的数据交换操作，DSP双核处理器控制模块用于控制连接在该FPGA上的DSP双核处理器及其数据交换操作。显示控制模块用于将处理结果发送给显示电路，它接收来自ARM双核处理器控制模块或DSP双核处理器控制模块送来的结果图像后，通过内设的显示缓存FIFO连接外部显示电路。数据输出控制模块完成处理结果数据的输出。优选地，ARM双核处理器内部由AXI高速总线互联，内部包含控制命令响应模块，天、惯、卫及其深组合数据融合模块、数据互联模块。优选地，DSP双核处理器包含天文图像处理模块、惯性传感器信号处理模块、卫星信号处理模块、数据互联模块。本专利技术结合天、惯、卫及其深组合的发展和使用需求提出基于异构多核架构的导航解算装置。本专利技术的特点主要体现在：（1）高性能：本法明充分利用FPGA的并行处理特性、ARM处理器在控制系统中的灵活性，DSP处理器的高性能计算能力，通过高速总线将其互联，实现对天、惯、卫及其深组合的高频姿态输出。（2）灵活性：根据本专利技术装置的硬件结构特点，它主要由控制单元和处理单元组成。控制单元主要完成基本数据融合和通信功能，而处理单元完成对传感器信号的处理运算。可根据不同需要对本装置作硬件上的简单改动（如增减控制单元与运算处理单元的个数），这使得该装置成为一个可裁剪、可扩展，灵活性较强的系统。（3）可靠性：本专利技术装置根据其系统层次结构和任务功能可以具有两级容错机制，系统级容错和处理单元内部容错。其中，系统级容错通过引入同步控制机制，并可以通过对处理单元间运算时间差的判断来检测各个处理单元本身或基本处理单元之间的同步并行处理机制是否有故障产生。处理单元内部容错则是主要通过在控制单元和运算处理单元之间建立握手通信机制，依据超时判断等方法来检测是否有故障产生。附图说明图1是本基于异构多核架构的导航解算装置的原理框图。图2是本导航解算装置的FPGA内部模块构成图。图3是本导航解算装置中ARM双核处理器的工作流程图。图4为本导航解算装置的实施图。具体实施方式一、首先介绍一下本专利技术的具体硬件结构。本专利技术包括：异构处理核心，通过输入接口控制芯片与异构多核处理核心连接的传感器输入接口，以及通过输出接口控制芯片与异构多核处理核心连接的数据输出接口；所述异构多核处理核心包括有可编程门阵列FPGA以及ARM双核处理器和DSP双核处理器；所述可编程门阵列FPGA连接有非易失性存储器和同步静态随机存储器DDR3；所述DSP双核处理器连接有同步静态随机存储器DDR3。异构多核处理核心中包含了可编程门阵列FPGA+ARM双核处理器+DSP双核处理器，FPGA和ARM双核处理器封装在同一个芯片中，ARM双核处理器之间通过内部高速总线互联，DSP双核处理器之间通过内部高速互联总线互联，ARM双核处理器与DSP双核处理器之间通过互联总线互联。构成一个高速互联的异构多核处理核心。可编程门阵列FPGA包括以及连接的输入接口控制单元、信号预处理模块、DSP双核处理器控制模块、显示控制模块、ARM双核处理器控制模块、以及数据输出控制模块；所述DSP双核处理器控制模块还与ARM双核处理器控制模块连接；多个缓存FIFO分别与DSP双核处理器控制模块以及信号预处理模块连接；传感器输入接口包括图像传感器接口、惯性姿态传感器接口、卫星传感器接口以及AD接口。数据输入接口控制单元接收输入接口控制芯片送来的图像信息或传感器信息，并将其存入内部缓存。信号预处理模块完成对输入数据的预处理功能，ARM双核处理器控制模块用于控制连接在FPGA内部的ARM处理单元并完成各个数据单元之间的数据交换操作，DSP双核处理器控制模块用于控制连接在该FPGA上的DSP双核处理器及其数据交换操作。显示控制模块用于将处理结果发送给显示电路，它接收来自ARM双核处理器控制模块或DSP双核处理器控制模块送来的结果图像后，通过内设的显示缓存FIFO连接外部显示电路。数据输出控制模块完成处理结果数据的输出。ARM双核处理器内部由AXI高速总线互联，内部包含控制命令响应模块，天、惯、卫及其深组合数据融合模块、数据互联模块。DSP双核处理器包含天文图像处理模块、惯性传感器信号处理模块、卫星信号处理模块、数据互联模块。二、下面结合附图进行详细描述。图1是本基于异构多核架构的导航解算装置的原理框图，可编程门阵列FPGA+ARM双核处理器+DSP双核处理器构成的异构多核处理核心。FPGA和ARM双核处理器封装在同一个芯片中，ARM双核处理器之间通过内部高速总线互联，DSP双核处理器之间通过内部高速互联总线互联，ARM双核处理器与DSP双核处理器之间通过本文档来自技高网...

【技术保护点】
一种基于异构多核架构的导航解算装置，其特征在于：包括：异构多核处理核心，通过输入接口控制芯片与异构多核处理核心连接的传感器输入接口，以及通过输出接口控制芯片与异构多核处理核心连接的数据输出接口；所述异构多核处理核心包括有可编程门阵列FPGA以及ARM双核处理器和DSP双核处理器；所述可编程门阵列FPGA连接有非易失性存储器和同步静态随机存储器DDR3；所述DSP双核处理器连接有同步静态随机存储器DDR3。

【技术特征摘要】
1.一种基于异构多核架构的导航解算装置，其特征在于：包括：异构多核处理核心，通过输入接口控制芯片与异构多核处理核心连接的传感器输入接口，以及通过输出接口控制芯片与异构多核处理核心连接的数据输出接口；所述异构多核处理核心包括有可编程门阵列FPGA以及ARM双核处理器和DSP双核处理器；所述可编程门阵列FPGA连接有非易失性存储器和同步静态随机存储器DDR3；所述DSP双核处理器连接有同步静态随机存储器DDR3。2.根据权利要求1所述的一种基于异构多核架构的导航解算装置，其特征在于：异构多核处理核心中包含了可编程门阵列FPGA+ARM双核处理器+DSP双核处理器，FPGA和ARM双核处理器封装在同一个芯片中，ARM双核处理器之间通过内部高速总线互联，DSP双核处理器之间通过内部高速互联总线互联，ARM双核处理器与DSP双核处理器之间通过互联总线互联；构成一个高速互联的异构多核处理核心。3.根据权利要求2所述的一种基于异构多核架构的导航解算装置，其特征在于：可编程门阵列FPGA包括以及连接的输入接口控制单元、信号预处理模块、DSP双核处理器控制模块、显示控制模块、ARM双核处理器控制模块、以及数据输出控制模块；所述DSP双核处理器控制模块还与ARM双核处理器控制模块连接；多个缓存FIFO分别与DSP双核处理器控制模块以...

【专利技术属性】
技术研发人员：王斌，张前程，尹伟，刘康琦，朱生国，涂克颇，
申请(专利权)人：华中光电技术研究所中国船舶重工集团公司第七一七研究所，
类型：发明
国别省市：湖北;42