基于包含式Cache体系的多核处理器低功耗设计结构制造技术

一种基于包含式Cache体系的多核处理器低功耗设计结构，包括本地Cache和二级共享Cache；本地Cache的每一路均包括原始Tag、Valid以及它们对应的校验元Parity1，还包括新增的路位置指示信息Way‑tag与其对应的校验元Parity2；二级共享Cache包括多路组相联的Tag模块和Data模块，Tag模块包括Tag、Valid以及它们对应的纠检错码ECC，Data模块包括Data及其对应的纠检错码ECC。本发明专利技术通过提前预知二级Cache更新时的副本位置，避免激活所有二级Cache的Tag存储体，仅需要访问对应的Tag路即可，以此在不影响处理器性能的前提下节省较大的功耗。

【技术实现步骤摘要】

本专利技术属于集成电路设计领域，具体涉及一种基于包含式Cache体系的多核处理器低功耗设计结构，能够面向应用于包含式多级Cache。
技术介绍
受到设计复杂度和功耗性能比的限制，通过提高时钟频率以及增加发射宽度来提高处理器性能的技术路线已经难以适应现代微处理器的发展需求。因此，架构简单、具有良好可扩展性和低功耗特性的多核处理器成为目前高性能微处理器体系结构的主流。然而，随着片上核数的增多，为了解决高速处理器与低速主存的“存储墙”问题，片上Cache尤其是末级共享Cache(目前主流为L2级)的容量不断增大，其功耗所占系统功耗的比重也越来越大，约占整个处理器功耗的30％～60％。因此，涉及多核处理器Cache的低功耗技术，已经成为现代商用多核处理器乃至航天及空间应用处理器的研究热点。中国专利CN102135793A，名称为“一种面向低功耗的多核共享Cache混合划分方法”，提出利用程序的局部性原理，将二级Cache中访问差异度较大的线程合并为一个划分单位来实现Cache的路划分，使得在运行同一个应用时，通过使用较少的Cache路，关闭剩余Cache路，在满足性能需求的基础上达到降低功耗的目的。中国专利CN101859281A，名称为“基于集中式目录的嵌入式多核Cache一致性方法”，它主要考虑的是多核处理器在处理数据一致性问题时，采用总线监听机制容易造成本地Cache的额外功耗开销，因此它在二级共享Cache处增加集中式目录，通过采用定向消息发送机制降低了广播通信带来带宽的压力，避免了对无关处理器性能及功耗的影响，具有较好的可扩展性。中国专利CN102346714A，名称为“用于多核处理器的一致性维护装置及一致性交互方法”，同样针对Cache一致性的功耗开销进行优化，它首先将所有处理器核划分为并列关系的多个节点，每个节点内包含多个内核，在需要一致性监听时首先预测最近的有效副本节点，并通过内嵌的目录决定是否继续推进至其它节点，由于其以节点为单位进行粗粒度预测，相对以内核为单位的细粒度预测有效节省了功耗开销。上述相关专利的低功耗效果完全依赖于所提策略的预测精度以及背景程序的局部性特征，因此其低功耗效果存在较大的波动和不确定性。片上Cache作为缓解处理器与主存速度差距的桥梁，在多核处理器中扮演的角色愈加重要。然而，随着功耗与性能收益矛盾的日益突出，商用多核处理器乃至空间多核处理器都迫切需要具有针对性与确定性的低功耗设计方案，但是尚未发现有解决该问题的方法。专利技术目的本专利技术的目的在于针对上述现有技术中的问题，提供一种基于包含式Cache体系的多核处理器低功耗设计结构，利用多级Cache之间的包含式特征，通过为本地Cache与二级Cache建立路信息的映射表，从而在执行写操作时能够准确的避免二级Cache无关路的激活，能够在不影响处理器性能的前提下，明显降低多核处理器片上大容量二级Cache的动态功耗。为了实现上述目的，本专利技术采用的技术方案为：包括本地Cache和二级共享Cache；本地Cache的每一路均包括原始Tag、Valid以及它们对应的校验元Parity1，还包括新增的路位置指示信息Way-tag与其对应的校验元Parity2；二级共享Cache包括多路组相联的Tag模块和Data模块，Tag模块包括Tag、Valid以及它们对应的纠检错码ECC，Data模块包括Data及其对应的纠检错码ECC；本地Cache通过处理器地址CPU Addr进行访问，处理器地址CPU Addr包括用于作为地址检索各路本地Cache的索引段L1-index；本地Cache在第二周期返回每一路的Tag、Valid、Parity1、Way-tag、Parity2，处理器地址CPU Addr还包括在Valid有效的前提下用于与Tag在比较器中进行对比的L1-tag，Tag与校验元Parity1送入校验逻辑单元进行错误判断，比较器与校验逻辑单元的输出结果送入与门；Way-tag与其校验元Parity2送入另一校验逻辑单元进行错误判断；本地Cache各路的命中结果送入多路选择器MUX1，各路的Way-tag送入多路选择器MUX2，Way-tag的校验结果即Way-tag使能信号Way-tag en送入多路选择器MUX3，多路选择器MUX1输出的命中路号控制MUX2和MUX3输出Way-tag及其使能信号Way-tag en，MUX2输出的Way-tag经过译码器转换为独热码形式，并送入由MUX3输出的Way-tag en信号控制判别器中，如果Way-tag可用，将Way-tag送往二级共享Cache，否则由多路选择器MUX4认定为缺失，激活二级共享Cache的所有路进行查询；二级共享Cache包括处理器地址L2Addr，处理器地址L2Addr包括用于作为地址访问二级共享Cache各路存储体的索引段L2-index；本地Cache的读使能信号经过多路选择器MUX4输出唯一的Way-tag标识，从而打开多路二级Cache存储体中唯一的一路。所述的二级共享Cache包括16路组相联的Tag模块和Data模块。所述的二级共享Cache采用先查询Tag模块，后访问Data模块的相位访问方式。所述的二级共享Cache查询Tag模块时，输出的Tag在Valid有效时与L2Addr中的L2-tag段送入比较器进行对比，同时Tag与ECC送入纠错逻辑，如果出现能够纠正的错误则对存储体内容进行回写，各路Tag比较器的输出结果与纠错逻辑的输出结果送入与门，产生各路最终的命中信号，并由多路选择器MUX5输出确定的命中路号。所述的二级共享Cache访问Data模块时，各路Data与对应纠检错码ECC送入纠错逻辑单元并对能够纠正的错误进行回写，所有Data路的输出均送入多路选择器MUX6，并由多路选择器MUX5决定哪一路的数据输出返回至处理器。所述的路位置指示信息Way-tag深度相等，存储开销通过如下公式进行表征： S w a y - t a g = S L 1 S l i n e , L 1 × l o g N w a y , L 2 × P ]]>在该公式中，Sway-tag表示所有内核Way-tag的存储开销，SL1表示一个数据Cache的容量，Sline,L1表示每个数据Cache块的大小，Way-tag的每个表项位宽为logNway,L2，Nway,L2为二级Cach本文档来自技高网...

【技术保护点】
一种基于包含式Cache体系的多核处理器低功耗设计结构，其特征在于：包括本地Cache和二级共享Cache；本地Cache的每一路均包括原始Tag、Valid以及它们对应的校验元Parity1，还包括新增的路位置指示信息Way‑tag与其对应的校验元Parity2；二级共享Cache包括多路组相联的Tag模块和Data模块，Tag模块包括Tag、Valid以及它们对应的纠检错码ECC，Data模块包括Data及其对应的纠检错码ECC；本地Cache通过处理器地址CPU Addr进行访问，处理器地址CPU Addr包括用于作为地址检索各路本地Cache的索引段L1‑index；本地Cache在第二周期返回每一路的Tag、Valid、Parity1、Way‑tag、Parity2，处理器地址CPU Addr还包括在Valid有效的前提下用于与Tag在比较器中进行对比的L1‑tag，Tag与校验元Parity1送入校验逻辑单元进行错误判断，比较器与校验逻辑单元的输出结果送入与门；Way‑tag与其校验元Parity2送入另一校验逻辑单元进行错误判断；本地Cache各路的命中结果送入多路选择器MUX1，各路的Way‑tag送入多路选择器MUX2，Way‑tag的校验结果即Way‑tag使能信号Way‑tag en送入多路选择器MUX3，多路选择器MUX1输出的命中路号控制MUX2和MUX3输出Way‑tag及其使能信号Way‑tag en，MUX2输出的Way‑tag经过译码器转换为独热码形式，并送入由MUX3输出的Way‑tag en信号控制判别器中，如果Way‑tag可用，将Way‑tag送往二级共享Cache，否则由多路选择器MUX4认定为缺失，激活二级共享Cache的所有路进行查询；二级共享Cache包括处理器地址L2Addr，处理器地址L2Addr包括用于作为地址访问二级共享Cache各路存储体的索引段L2‑index；本地Cache的读使能信号经过多路选择器MUX4输出唯一的Way‑tag标识，从而打开多路二级Cache存储体中唯一的一路。...

【技术特征摘要】
1.一种基于包含式Cache体系的多核处理器低功耗设计结构，其特征在于：包括本地Cache和二级共享Cache；本地Cache的每一路均包括原始Tag、Valid以及它们对应的校验元Parity1，还包括新增的路位置指示信息Way-tag与其对应的校验元Parity2；二级共享Cache包括多路组相联的Tag模块和Data模块，Tag模块包括Tag、Valid以及它们对应的纠检错码ECC，Data模块包括Data及其对应的纠检错码ECC；本地Cache通过处理器地址CPU Addr进行访问，处理器地址CPU Addr包括用于作为地址检索各路本地Cache的索引段L1-index；本地Cache在第二周期返回每一路的Tag、Valid、Parity1、Way-tag、Parity2，处理器地址CPU Addr还包括在Valid有效的前提下用于与Tag在比较器中进行对比的L1-tag，Tag与校验元Parity1送入校验逻辑单元进行错误判断，比较器与校验逻辑单元的输出结果送入与门；Way-tag与其校验元Parity2送入另一校验逻辑单元进行错误判断；本地Cache各路的命中结果送入多路选择器MUX1，各路的Way-tag送入多路选择器MUX2，Way-tag的校验结果即Way-tag使能信号Way-tag en送入多路选择器MUX3，多路选择器MUX1输出的命中路号控制MUX2和MUX3输出Way-tag及其使能信号Way-tag en，MUX2输出的Way-tag经过译码器转换为独热码形式，并送入由MUX3输出的Way-tag en信号控制判别器中，如果Way-tag可用，将Way-tag送往二级共享Cache，否则由多路选择器MUX4认定为缺失，激活二级共享Cache的所有路进行查询；二级共享Cache包括处理器地址L2Addr，处理器地址L2Addr包括用于作为地址访问二级共享Cache各路存储体的索引段L2-index；本地Cache的读使能信号经过多路选择器MUX4输出唯一的Way-tag标识，从而打开多路二级Cache存储体中唯一的一路。2.根据权利要求1所述的基于包含式Cache体系的多核处理器低功耗设计结构，其特征在于：所述的二级共享Cache包括16路组相联的Tag模块和Data模块。3.根据权利要求1所述的基于包含式Cache体系的多核处理器低功耗设计结构，其特征...

【专利技术属性】
技术研发人员：娄冕，张洵颖，裴茹霞，张丽娜，肖建青，田超，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：发明
国别省市：陕西;61