串行非易失性存储器及解除存储器写保护的方法技术

本发明专利技术提供一种串行非易失性存储器及解除存储器写保护的方法，该串行非易失性存储器包括具有多个存储区块的非易失性存储器阵列，这些多个存储器区块中的一个或多个具有锁定或解锁状态。在串行非易失性存储器中设置写保护电路模块，其中配置有逻辑电路以用于识别指定的锁定或解锁信号序列，并根据锁定或解锁信号序列在一安全区域中设置保护状态，以将多个存储器区块中的一个或多个置于锁定或解锁状态。在此，解锁信号序列包括至少两个信号序列：第一解锁基本信号序列，具有1至7个信号位，并被施加到存储器的地址输入针脚或逻辑低使能写保护输入针脚；第二解锁序列，在所述第一解锁序列之后被施加到存储器的串行数据针脚。

【技术实现步骤摘要】

本专利技术涉及非易失性半导体存储器，尤其是涉及非易失性存储器的写保护的设置和解除。
技术介绍
非易失性存储器，例如EEPR0M(电可擦写可变成只读存储器)因其具有低功耗，被广泛应用于各种便携设备，例如便携式计算机，个人数字助理设备，数码相机，手机。非易失性存储器即使在设备断电后也能够保存数据。非易失性存储器已经发展出写保护功能，可降低将存储器中储存的数据错误地擦除或覆盖的风险。一般地，在便携式设备中，程序代码和系统数据，例如配置参数和其他固件是储存在存储器的一段中。为了可靠地保留重要的操作数据和程序代码，有必要在存储器中设置一个保护机制，以预防无意擦除或破坏系统数据。传统EEPROM芯片通常可具有三种类型的保护方法。第一种是永久软件写保护 (Permanent Software Write Protection，PSWP)，它是针对EEPROM设备中的数据阵列中的一段的不可逆保护，可由软件永久设置。数据阵列的其他部分仍可被写操作。PSWP方法可以可靠地确保数据保护。但是，一旦向设备发送特别命令开启了永久软件写保护，它是不可逆转的。系统数据将永久储存在给定的段中而无法作任何修改。这种方法对用来实施错误恢复、系统升级以及系统改善的自由系统访问造成限制。另一种保护方法是硬件写保护，其是通过连接将WP针脚(写保护输入针脚)连接到电源来实现的，这可以保护阵列不被写入或擦除，无论软件写保护是否已开启。软件写保护和硬件写保护的区别在后者使用EEPROM设备的WP针脚来保护整个数据阵列。此外，在软件保护中，一旦发出了 PSWP命令，则它无法被逆转，而硬件写保护可以通过将WP针脚连接到地电位来关闭。随着厂商为电子产品开发者生产上述存储器，某些开发者更希望拥有在生产产品是更改其内容的自由度。一旦这些产品发布给终端用户，存储芯片的内容应被锁定。 为满足这一需求，某些存储设备，例如Atmel EEPROM AT34C02B，已具有可逆软件写保护 (reversible Software Write Protection，RSWP)。这是通过发送命令给设备，由设备对可逆写保护寄存器编程来实现的。但是，无论是写保护还是可逆写保护都必须在发送特殊命令时结合在各种针脚上施加偏置。当产品已经连接到系统主板上时，施加偏置对产品开发者来说是不方便的。鉴于上述问题，需要开发一种具有方便且可靠的可逆软件写保护功能的存储设备，以允许产品开发者视需要修改系统代码并为终端用户开启可靠的系统保护。
技术实现思路
本专利技术的目的是提供一种方便且可靠的可逆写保护功能的非易失性存储器。本专利技术还提供解除非易失性存储器的写保护功能的方法。本专利技术的一个方面提出一种串行非易失性存储器，包括具有多个存储区块的非易失性存储器阵列，这些多个存储器区块中的一个或多个具有锁定或解锁状态。在串行非易失性存储器中设置写保护电路模块，其中配置有逻辑电路以用于识别指定的锁定或解锁信号序列，并根据锁定或解锁信号序列在一安全区域中设置保护状态，以将多个存储器区块中的一个或多个置于锁定或解锁状态。在此，解锁信号序列包括至少两个信号序列第一解锁基本信号序列，具有ι至7个信号位，并被施加到存储器的地址输入针脚或逻辑低使能写保护输入■针脚；第二解锁序列，在所述第一解锁序列之后被施加到存储器的串行数据针脚。在本专利技术的一实施例中，写保护电路模块还用于识别所述第一解锁基本信号序列和第二解锁信号序列的指定顺序。在本专利技术的一实施例中，第一解锁基本序列可包括4个信号位。在本专利技术的一实施例中，解锁信号序列包括在所述第一解锁序列被施加到所述地址针脚或所述际针脚的相同时钟周期，施加于存储器的串行数据针脚的第一解锁SDA信号序列，其中所述第一解锁SDA信号序列具有与所述第一解锁基本信号序列相同的位数。在本专利技术的一实施例中，第二解锁信号序列可包括三个字节的数据，第一字节包含设备地址，第二字节包含设备中的字节地址，第三字节包含数据。在本专利技术的一实施例中，写保护电路模块从串行数据针脚接收锁定信号序列，并产生锁定命令，以设置安全区域的保护状态为锁定状态。在本专利技术的一实施例中，锁定序列可包括三个字节的数据，第一字节包含设备地址，第二字节包含设备中的字节地址，第三字节包含数据。本专利技术的另一方面提出一种用于解除串行非易失性存储器的锁定的方法，包括以下步骤向存储器的地址针脚或逻辑低使能写保护输入■针脚施加指定的第一解锁基本信号序列，其中所述第一解锁基本信号序列具有1-7个信号位；向存储器的串行数据针脚施加第二解锁信号序列。在本专利技术的一实施例中，第一解锁信号序列可包括4个信号位。在本专利技术的一实施例中，上述的方法还包括在第一解锁基本信号序列被施加到地址针脚或所述_针脚的相同时钟周期，施加于存储器的串行数据针脚的第一解锁SDA信号序列，其中第一解锁SDA信号序列具有与第一解锁基本序列相同的位数。在本专利技术的一实施例中，第二解锁序列包括三个字节的数据，第一字节包含设备地址，第二字节包含设备中的字节地址，第三字节包含数据。本专利技术由于采用以上技术方案，使之与现有技术相比，可以仅通过发出软件指令来使存储区块受到保护(也称为锁定)以避免被无意擦除或编程，或不受保护(解锁)，而不必再对存储器额外施加偏置。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中图1是根据本专利技术一实施例的非易失性存储器结构框图。图2是本专利技术实施例的在锁定和解锁状态之间切换的状态转换图。图3A、图;3B示出解锁信号序列的示例。图3C示出锁定信号序列的示例。图4A示出状态机的状态转换图。图4B示出根据本专利技术一实施例的状态机的转换顺序的示例。图5示出本专利技术一实施例的处理解锁信号序列的逻辑电路图。图6示出本专利技术一实施例的处理解锁信号序列的逻辑电路图。图7示出本专利技术一实施例的处理解锁信号序列的逻辑电路图。图8示出本专利技术一实施例的产生解锁命令信号的逻辑电路图。图9示出本专利技术一实施例的产生解锁命令信号的逻辑电路图。图10示出本专利技术一实施例的产生命令信号以更改访问控制状态的逻辑电路图。图11示出本专利技术一实施例的产生锁定命令信号的逻辑电路图。图12示出本专利技术一实施例的识别锁定或解锁信号序列地址的逻辑电路图。图13示出本专利技术一实施例的设置更改访问控制状态的权限的逻辑电路图。具体实施例方式本专利技术提供了非易失性存储器以及相关方法，其允许仅通过发出软件指令来使存储区块受到保护(也称为锁定)以避免被无意擦除或编程，或不受保护(解锁)，因此避免对存储器额外施加偏置的不便操作。现在参考附图描述所要求保护的主题，在全部附图中使用相同的参考标号来指相同的元素。在以下描述中，为解释起见，陈述了众多具体细节以提供对所要求保护的主题的全面理解。然而，显而易见的是，这些主题也可以不采用这些具体细节来实施。在其它情况下，以框图形式示出了公知的结构和装置以便于描述本专利技术。图1是本专利技术一实施例的具有串行接口的非易失性存储器的简化框图。在此，非易失性存储器是即使在断电时数据也不会被擦除的存储器。具有串行接口的存储器被称为“串行存储器”。串行 EEPROM(ElectricallyErasable Programmable Read-Only Memory，电可擦除可本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：邵丹，郝清山，徐红如，
申请(专利权)人：聚辰半导体上海有限公司，
类型：发明
国别省市：