制作半导体器件的方法技术

本发明专利技术公开了一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底上形成有伪栅极；b）在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态；c）执行烘烤工艺，以形成固态的牺牲层；d）去除所述伪栅极上方的所述固态的牺牲层；e）以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口；f）在所述填充开口内形成金属栅极；g）去除所述固态的牺牲层；h）在所述半导体衬底和所述金属栅极上形成层间介电层。本发明专利技术的方法可以在半导体衬底上形成均匀的层间介电层，即使半导体衬底上同时存在密集区和非密集区，进而避免后续形成接触孔工艺过程中的两步氮化硅刻蚀工艺，造成的穿通现象。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种。
技术介绍
随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。金属栅极技术包括先形成栅(Gate-first)工艺和后形成栅(Gate-last)工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-1ast工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。图1A-1H为采用现有技术的Gate-1ast工艺形成半导体器件过程中各步骤的剖视图。如图1A所示，提供半导体衬底100。半导体衬底100包括密集区M和非密集区N，其中密集区M内形成有伪栅极101和浅沟槽隔离102，非密集区N内几乎未形成有器件结构。在半导体衬底100上形成有氮化硅应力层103，在氮化硅应力层10本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底上形成有伪栅极；b）在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态；c）执行烘烤工艺，以形成固态的牺牲层；d）去除所述伪栅极上方的所述固态的牺牲层；e）以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口；f）在所述填充开口内形成金属栅极；g）去除所述固态的牺牲层；h）在所述半导体衬底和所述金属栅极上形成层间介电层。

【技术特征摘要】
1.一种制作半导体器件的方法，包括: a)提供半导体衬底，所述半导体衬底上形成有伪栅极； b)在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态； c)执行烘烤工艺，以形成固态的牺牲层； d)去除所述伪栅极上方的所述固态的牺牲层； e)以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口； f )在所述填充开口内形成金属栅极； g)去除所述固态的牺牲层； h)在所述半导体衬底和所述金属栅极上形成层间介电层。2.按权利要求1所述的方法，其特征在于，所述牺牲层为含硅的底部抗反射层或超深氧化物层。3.按权利要求1所述的方法，其特征在于，所述牺牲层为含硅的底部抗反射层，且所述烘烤工艺的烘烤温度为150-300°C。4.按权利要求1所述的方法，其特征在于，所述d)步骤包括: 在所述固态的牺牲层上依次形成保护...

【专利技术属性】
技术研发人员：王新鹏，张海洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：