制作半导体器件的方法技术

本发明专利技术公开了一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底上形成有伪栅极；b）在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态；c）执行烘烤工艺，以形成固态的牺牲层；d）去除所述伪栅极上方的所述固态的牺牲层；e）以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口；f）在所述填充开口内形成金属栅极；g）去除所述固态的牺牲层；h）在所述半导体衬底和所述金属栅极上形成层间介电层。本发明专利技术的方法可以在半导体衬底上形成均匀的层间介电层，即使半导体衬底上同时存在密集区和非密集区，进而避免后续形成接触孔工艺过程中的两步氮化硅刻蚀工艺，造成的穿通现象。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种。
技术介绍
随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。金属栅极技术包括先形成栅(Gate-first)工艺和后形成栅(Gate-last)工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-1ast工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。图1A-1H为采用现有技术的Gate-1ast工艺形成半导体器件过程中各步骤的剖视图。如图1A所示，提供半导体衬底100。半导体衬底100包括密集区M和非密集区N，其中密集区M内形成有伪栅极101和浅沟槽隔离102，非密集区N内几乎未形成有器件结构。在半导体衬底100上形成有氮化硅应力层103，在氮化硅应力层103上形成有层间介电层104。如图1B所示，进行化学机械研磨(CMP)工艺，直至露出伪栅极101的上表面。如图1C所示，在图1B的器件上形成掩膜层105和具有图案的光刻胶层106。如图1D所示，以光刻胶层106为掩膜对掩膜层105进行刻蚀以去除伪栅极101上方的掩膜层105，同时去除光刻胶层106。如图1E所示，以掩膜层105为掩膜去除伪栅极101，以形成容纳金属栅极的填充开口 110，同时去除掩膜层105。如图1F所示，在层间介电层104上以及填充开口内形成栅极介电层(图中未示出)和金属层107。如图1G所示，进行CMP工艺去除填充开口外部的金属层107，以在填充开口内形成金属栅极108。如图1H所示，在图1G的器件上形成氮化物层 109。然而，由于密集区M内有较多的器件结构(例如，伪栅极101)支撑，因此即使在CMP工艺中对密集区M和非密集区N尽量提供相同的压力，仍然会导致非密集区N的研磨速率较大。其后果是，经两步CMP工艺(B卩，图1B所示的CMP工艺和图1G所示的CMP工艺)后，非密集区N内的层间介电层104已经几乎完全被消耗。而后续形成接触孔的工艺过程中包括两步氮化硅刻蚀工艺，即，首先蚀刻氮化物层109，由于具有较高的选择比停止在层间介电层104上；然后刻蚀氮化硅应力层103。然而，由于非密集区N内的氮化物层109和氮化硅应力层103之间的层间介电层104已经几乎完全被消耗，因此第一步氮化硅刻蚀工艺就直接将非密集区N内的两层氮化硅层(104和109)都刻蚀开，而停止在半导体衬底100内的源/漏极上，而造成穿通(Punch Through)现象。因此，目前急需一种，以解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了一种，包括:a)提供半导体衬底，所述半导体衬底上形成有伪栅极；b)在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态；c)执行烘烤工艺，以形成固态的牺牲层；d)去除所述伪栅极上方的所述固态的牺牲层；e)以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口 ；f)在所述填充开口内形成金属栅极；g)去除所述固态的牺牲层；h)在所述半导体衬底和所述金属栅极上形成层间介电层。优选地，所述牺牲层为含硅的底部抗反射层或超深氧化物层。优选地，所述牺牲层为含硅的底部抗反射层，且所述烘烤工艺的烘烤温度为150-300oC。优选地，所述d)步骤包括:在所述固态的牺牲层上依次形成保护层和具有开口图案的光刻胶层，所述开口图案与所述伪栅极相对应；以所述光刻胶层为掩膜对所述保护层进行刻蚀；以所述保护层和所述光刻胶层为掩膜去除所述伪栅极上方的所述固态的牺牲层，并去除所述光刻胶层和保护层。优选地，所述保护层为氮化物层或低温氧化物层。优选地，所述保护层的厚度为10_30nm。优选地，所述a)步骤中，在所述半导体衬底和所述伪栅极上还形成有应力层。优选地，所述d)步骤中，还包括去除所述伪栅极上方的所述应力层。优选地，所述g)步骤中，去除所述固态的牺牲层的方法为湿法刻蚀。优选地，在所述填充开口内形成金属栅极之前还包括形成栅极介电层的步骤。综上所示，本专利技术的方法可以在半导体衬底上形成均匀的层间介电层，即使半导体衬底上同时存在密集区和非密集区，进而避免后续形成接触孔工艺过程中的两步氮化硅刻蚀工艺，造成的穿通现象。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图1A-1H为采用现有技术的Gate-1ast工艺形成半导体器件过程中各步骤的剖视图； 图2为根据本专利技术一个实施方式制作半导体器件工艺流程 图3A-3L为根据本专利技术一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。具体实施例方式接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图2示出了根据本专利技术一个实施方式制作半导体器件工艺流程图，图3A-3L示出了根据本专利技术一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本专利技术的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合图2和图3A-3L来详细说明本专利技术的制作方法。执行步骤201，提供半导体衬底，该半导体衬底上形成有伪栅极。如图3A所示，半导体衬底300可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底300上形成有伪栅极301，其中，伪栅极301的材料可以为本领域中常用的形成伪栅极的材料，例如多晶硅。为了便于描述本专利技术的方法相对于现有技术的方法所做出的改进，我们提供的半导体衬底300包括了密集区M和非密集区N。密集区M内形成有伪栅极301和用于隔离有源区的浅沟槽隔离(STI) 302等，浅沟槽隔离302可以由氧化硅、氮化硅、本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底上形成有伪栅极；b）在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态；c）执行烘烤工艺，以形成固态的牺牲层；d）去除所述伪栅极上方的所述固态的牺牲层；e）以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口；f）在所述填充开口内形成金属栅极；g）去除所述固态的牺牲层；h）在所述半导体衬底和所述金属栅极上形成层间介电层。

【技术特征摘要】
1.一种制作半导体器件的方法，包括: a)提供半导体衬底，所述半导体衬底上形成有伪栅极； b)在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态； c)执行烘烤工艺，以形成固态的牺牲层； d)去除所述伪栅极上方的所述固态的牺牲层； e)以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口； f )在所述填充开口内形成金属栅极； g)去除所述固态的牺牲层； h)在所述半导体衬底和所述金属栅极上形成层间介电层。2.按权利要求1所述的方法，其特征在于，所述牺牲层为含硅的底部抗反射层或超深氧化物层。3.按权利要求1所述的方法，其特征在于，所述牺牲层为含硅的底部抗反射层，且所述烘烤工艺的烘烤温度为150-300°C。4.按权利要求1所述的方法，其特征在于，所述d)步骤包括: 在所述固态的牺牲层上依次形成保护...

【专利技术属性】
技术研发人员：王新鹏，张海洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：