非易失性存储器中的自然阈值电压分布压缩制造技术

在非易失性存储器系统中，基于编程速度的减缓措施，例如提高的位线被施加至更快编程存储元件。执行使用来回字线顺序的多阶段编程操作，在该多阶段编程操作中，编程速度数据在给定字线的一个编程阶段中被存储于锁存器中并且从锁存器中被读取以用于给定字线的后续编程阶段。通过检测许多存储元件何时达到指定的检验电平，对基于存储元件的自然阈值电压分布的额外编程脉冲数目进行计数，以及随后执行用于分开更快编程存储元件和更慢编程存储元件的读取操作，可以区分更快编程存储元件和更慢编程存储元件。可以在不同编程阶段中调整漏极侧选择栅极电压以适应不同的位线偏压电平。

【技术实现步骤摘要】
【国外来华专利技术】非易失性存储器中的自然阈值电压分布压缩
本技术涉及非易失性存储器。半导体存储器日益普遍地用在各种电子装置中。例如，非易失性半导体存储器用 在蜂窝电话、数码摄像机、个人数字助理、移动计算装置、非移动计算装置以及其它装置中。 电可擦除可编程只读存储器(EEPROM)和闪速存储器是其中最普遍的非易失性半导体存储 器。与传统的全功能的EEPROM相比，利用闪速存储器(也是一种类型的EEPR0M)，可以在一 个步骤中擦除整个存储器阵列的内容或存储器的一部分的内容。传统的EEPROM和闪速存储器均采用浮置栅极，该浮置栅极放置在半导体衬底中 的沟道区域上方并且与半导体衬底中的沟道区域绝缘。该浮置栅极放置在源极区域与漏极 区域之间。控制栅极设置在浮置栅极上方并且与浮置栅极绝缘。如此形成的晶体管的阈值 电压(Vth)由浮置栅极上保留的电荷量控制。即，在晶体管接通之前必须被施加至控制栅 极以允许在其源极与漏极之间导通的最小电压量由浮置栅极上的电荷水平控制。最重要的是将数据准确地编程到存储器中的能力。然而，当存储器缩小时，这变得 更加困难。附图说明图1是使用单个行/列译码器和读/写电路的非易失性存储器系统的框图。图2描述图1的存储器阵列155中的NAND闪速存储器单元的块。图3是用于描述图1的感测块100的一个实施例的框图。图4描述用于感测的NAND串和组件的配置。图5描述在编程操作中施加至所选择的字线的编程脉冲。图6描述可以在多阶段编程操作的不同阶段中施加的编程电压。图7A描述以来回字线顺序(back-and-froth word line order)对存储兀件集合 的两阶段编程操作。图7B描述以来回字线顺序对存储元件集合的三阶段编程操作。图8A描述多阶段编程操作的概要。图8B描述图8A的多阶段编程操作中的步骤800、802或806的细节。图8C描述图8A的多阶段编程操作中的步骤804或808的细节。图8D结合三阶段编程操作描述步骤800和804的细节，其中在三阶段编程操作的 第二阶段中，在更高状态存储元件之前，针对更低状态存储元件区分更快编程存储元件和 更慢编程存储元件。图8E结合三阶段编程操作描述步骤800和804的细节，其中在三阶段编程操作的 第一阶段中，针对更高状态存储元件区分更快编程存储元件和更慢编程存储元件，以及其 中在三阶段编程操作的第二阶段中，针对更低状态存储元件区分更快编程存储元件和更慢 编程存储元件。图9A描述包括更快编程存储元件和更慢编程存储元件的存储元件集合的自然阈值电压分布。图9B描述存储元件集合的紧缩的自然阈值电压分布。图9C描述对存储元件进行编程所需要的Vpgm与存储元件的位线电压之间的关图9D描述例编程场景。图1OA描述两阶段编程操作的第一阶段的开始，其中所有存储元件均处于擦除状系O 态。图1OB描述在两阶段编程操作的第一阶段中跟随图1OA的情况，其中最小数目的存储元件具有Vth>Vval。图1OC描述在两阶段编程操作的第一阶段中、在施加了额外数目的“m”个编程脉冲之后的跟随图1OB的第一替选，其中使用检验电平VvaL区分更快编程存储元件和更慢编程存储元件。图1OD描述在两阶段编程操作的第一阶段中、在施加了额外数目的“k”个编程脉冲之后的跟随图1OB的第二替选，并且使用读取电平Vv区分更快编程存储元件和更慢编程存储兀件。图1OE描述在两阶段编程操作的第一阶段中的从图1OC或图1OD的情况起的编程。图1OF描述在两阶段编程操作的第二阶段开始时的跟随图1OE的情况。图1OG描述在两阶段编程操作的第二阶段中从图1OF的情况起的编程。图1lA针对四级存储器装置描述三阶段编程操作的第一阶段的开始，其中所有存储元件均处于擦除状态。图1lB描述在三阶段编程操作的第一阶段中的跟随图1lA的情况，其中最小数目的更高状态存储元件具有Vth>VvLM。图1lC描述在三阶段编程操作的第一阶段中、在施加了额外数目的“m”个编程脉冲之后的跟随图1lB的情况，其中使用读取电平Vvh区分更快编程更高状态存储元件和更慢编程更高状态存储元件。图1lD描述在三阶段编程操作的第二阶段开始时的跟随图1lC的情况。图1lE描述在三阶段编程操作的第二阶段中跟随图1lD的情况的更低状态存储元件和更高状态存储元件的编程。图1lF描述跟随图1lE的情况的三阶段编程操作的第三阶段的开始。图1lG描述在三阶段编程操作的第三阶段中从图1lF的情况开始的编程。图1lH描述在两阶段编程操作的第二阶段中跟随图1lD的情况的更低状态存储元件和更高状态存储元件的编程，以作为图1lF和图1lG的替选。图12A描述在 三阶段编程操作的第二阶段的第一替选开始时的跟随图1lD的情况的编程，其中最小数目的更低状态存储元件具有Vth>VvaL。图12B描述在三阶段编程操作的第二阶段中、在施加了额外数目的“k”个编程脉冲之后的跟随图12A的情况，并且使用读取电平Vvl区分更快编程更低状态存储元件和更慢编程更低状态存储元件。图12C描述在三阶段编程操作的第二阶段的第一替选中跟随图12B的情况的更低状态存储元件和更高状态存储元件的编程。图13A描述三阶段编程操作的第二阶段的第二替选的开始，其中使用更低的检验 电平VvLMx来代替VvLM。图13B1描述在三阶段编程操作的第二阶段的第二替选中跟随图13A的情况，其中 最小数目的更低状态存储元件具有Vth>VvaL。图13B2描述在三阶段编程操作的第二阶段的第二替选中、在施加了额外数目的 “kl”个编程脉冲被施加之后的跟随图13B1的情况，并且使用读取电平Vvl区分更快编程更 低状态存储元件和更慢编程更低状态存储元件。图13C1描述在三阶段编程操作的第二阶段的第二替选中跟随图13A的情况，其中 最小数目的更闻状态存储单兀具有Vth>VvbL。图13C2描述在三阶段编程操作的第二阶段的第二替选中、在施加了额外数目的 “k2”个编程脉冲之后的跟随图13C1的情况，并且使用读取电平Vvh区分更快编程更高状态 存储元件和更慢编程更高状态存储元件。图13D描述在三阶段编程操作的第二阶段的第二替选中跟随图13B2和图13C2的 情况的更低状态存储元件和更高状态存储元件的编程。图14A针对八级存储器装置描述三阶段编程操作的第一阶段的开始，其中所有存 储单元均处于擦除状态。图14B描述在三阶段编程操作的第一阶段中跟随图14A的情况，其中最小数目的 更高状态元件具有Vth>VvLM。图14C描述在三阶段编程操作的第一阶段中、在施加了额外数目的“k”个编程脉 冲之后的跟随图14B的情况，并且使用读取电平Vvh区分更快编程更高状态存储元件和更 慢编程更高状态存储元件。图14D描述在三阶段编程操作的第一阶段完成时的跟随图14C的情况。图14E描述跟随图14D的情况，其中，编程发生在三阶段编程操作的第二阶段中， 并且最小数目的更低状态存储元件具有Vth>VvaL。图14F描述在三阶段编程操作的第二阶段中、在施加了额外数目的“k”个编程脉 冲之后的跟随图14E的情况，并且使用读取电平Vvl区分更快编程更低状态存储元件和更 慢编程更低状态存储元件。图14G描述在三阶段编程操作的第二阶段完成时的本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.08.03 US 12/849,5101.一种用于使用多阶段编程操作对非易失性存储元件集合(155)进行编程的方法，所述多阶段编程操作包括一个阶段(模糊)和下一阶段(精细)，所述方法包括针对目标字线(WLn)的非易失性存储元件执行所述一个阶段(模糊)，包括(a)区分所述目标字线的更快编程非易失性存储元件与所述目标字线的更慢编程非易失性存储元件，以及(b)响应于所述区分(i)将用于区分所述目标字线的所述更快编程非易失性存储元件与所述目标字线的所述更慢编程非易失性存储元件的编程速度数据保存在第一锁存器集合(DL1、DL2、DL3)中，(ii)响应于所述第一锁存器集合中的所述编程速度数据，在对所述目标字线的所述更快编程非易失性存储元件中的至少一些施加基于编程速度的减缓措施的情况下，继续对所述目标字线的所述更快编程非易失性存储元件中的所述至少一些进行编程，以及(iii)在不施加基于编程速度的减缓措施的情况下，继续对所述目标字线的所述更慢编程非易失性存储元件中的至少一些进行编程，；随后，对所述非易失性存储元件集合中的另一字线(WLn+Ι)的非易失性存储元件执行编程操作；以及在所述下一阶段(精细)期间响应于所述第一锁存器集合中的所述编程速度数据，在施加基于编程速度的减缓措施的情况下，继续对所述目标字线的所述更快编程非易失性存储元件进行编程，以及响应于所述第一锁存器集合中的所述编程速度数据，在不施加基于编程速度的减缓措施的情况下，继续对所述目标字线的所述更慢编程非易失性存储元件进行编程。2.根据权利要求1所述的方法，其中所述对所述另一字线(WLn+Ι)的所述非易失性存储元件执行编程操作包括执行多阶段编程操作中的一个阶段(模糊)，包括(C)区分更快编程非易失性存储元件与更慢编程非易失性存储元件，以及(d)响应于区分所述另一字线的所述更快编程非易失性存储元件与所述更慢编程非易失性存储元件(i)将用于区分所述另一字线的所述更快编程非易失性存储元件与所述另一字线的所述更慢编程非易失性存储元件的编程速度数据保存在第二锁存器集合中，( )响应于所述第二锁存器集合，在对所述另一字线的所述更快编程非易失性存储元件中的至少一些施加基于编程速度的减缓措施的情况下，继续对所述另一字线的所述更快编程非易失性存储元件中的所述至少一些进行编程，以及(iii) 响应于所述第二锁存器集合，在不施加基于编程速度的减缓措施的情况下，对所述另一字线的所述更慢编程非易失性存储元件中的至少一些进行编程。3.根据权利要求2所述的方法，其中与所述目标字线的所述非易失性存储元件相关的所述一个阶段(模糊)使用第一检验电平集合；与所述另一字线的所述非易失性存储元件相关的所述一个阶段(模糊)使用所述第一检验电平集合；以及与所述目标字线的所述非易失性存储元件相关的所述下一阶段(精细)使用第二检验电平集合，所述第二检验电平集合中的每个检验电平高于所述第一检验电平集合中的对应检验电平。4.根据权利要求1至3中任一项所述的方法，其中每个关联的基于编程速度的减缓措施包括提高的位线电压。5.根据权利要求1至4中任一项所述的方法，其中所述执行所述下一阶段(精细)包括对所述目标字线的每个更慢编程非易失性存储元件施加基于编程速度的减缓措施，同时对所述目标字线的每个更快编程非易失性存储元件施加另一基于编程速度的减缓措施。6.根据权利要求1至5中任一项所述的方法，还包括响应于所述下一阶段(精细)的完成，重置所述第一锁存器集合。7.根据权利要求1至6中任一项所述的方法，还包括针对所述另一字线的所述非易失性存储元件执行其多阶段编程操作的下一阶段(精细)，包括响应于所述第二锁存器集合，在对所述另一字线的所述更快编程非易失性存储元件施加基于编程速度的减缓措施的情况下，继续对所述另一字线的所述更快编程非易失性存储元件进行编程，以及响应于所述第二锁存器集合，在不施加基于编程速度的减缓措施的情况下，继续对所述另一字线的所述更慢编程非易失性存储元件进行编程。8.根据权利要求7所述的方法，还包括针对所述非易失性存储元件集合中的额外字线(WLn+2)的非易失性存储元件执行其多阶段编程操作...

【专利技术属性】
技术研发人员：迪潘舒·杜塔，杰弗里·W·卢策，
申请(专利权)人：桑迪士克技术有限公司，
类型：
国别省市：