非易失性存储设备中的同时多状态读取或验证制造技术

公开了用于在非易失性存储设备中同时验证或读取多个状态的方法和设备。公开了用于有效减小或排除非易失性存储设备中的交叉耦合效应的方法和设备。公开了用于在多个电压处有效执行读取以搜索存储单元的阈值电压的方法和设备。在同一时刻读取的不同NAND串上的存储器单元可以针对不同阈值电压电平进行测试。通过将不同栅极至源极电压施加至正针对不同阈值电压测试的存储器单元，该存储器单元可以针对不同阈值电压进行测试。通过将不同漏极至源极电压施加至存储器单元，该存储器单元可以针对不同阈值电压进行测试。不同的交叉耦合效应补偿量可以被施加至在同一时刻读取或编程的不同NAND串上的存储器单元。

【技术实现步骤摘要】
【国外来华专利技术】
本技术涉及非易失性存储器。
技术介绍
半导体存储器已经变得越来越普遍地用于各种电子设备中。例如，将非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。电可擦除可编程只读存储器(EEPROM)及闪速存储器是最流行的非易失性半导体存储器之一。相比于传统的完全特征化EEPR0M，对于也是EEPROM类型的闪速存储器，整个存储器阵列的内容或者存储器一部分的内容可在一个步骤中擦除。传统EEPROM和闪速存储器都使用半导体衬底中位于沟道区上方并与该沟道区绝 缘的浮置栅极。该浮置栅极位于源极区和漏极区之间。控制栅极被设置在浮置栅极上并与之绝缘。如此形成的晶体管的阈值电压(Vth)由浮置栅极上保留的电荷量来控制。也就是说，在晶体管导通以允许在晶体管的源极和漏极之间的传导之前必须施加给控制栅极的最小电压量由浮置栅极上的电荷电平控制。一些EEPROM及闪速存储器设备具有用于存储两个范围的电荷的浮置栅极，因此，存储器元件可在两个状态(例如，已擦除状态和已编程状态)之间被编程/擦除。这样的闪速存储器设备有时被称为二进制闪速存储器设备，因为每个存储器元件可存储一位数据。多状态(也称为多电平)闪速存储器设备通过识别多个不同的允许/有效的已编程阈值电压范围来实现。每个不同的阈值电压范围与存储器设备中编码的数据位集合的预定值对应。例如，每个存储器元件在其可处于与四个不同阈值电压范围对应的四个离散电荷带之一时能够存储两位数据。通常，在编程操作期间施加给控制栅极的编程电压Vtcm是作为幅度随时间增加的一系列脉冲而施加的。在一个可能的方法中，脉冲的幅度随着每个连续脉冲而增加预定步长，例如O. 2-0. 4V。VrcM可被施加给闪速存储器元件的控制栅极。在编程脉冲之间的时间段中，可以执行验证操作。也就是说，在连续编程脉冲之间读取被并行编程的一组元件中的每个元件的编程电平，以确定该编程电平是否等于或大于该元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可以针对元件的每个状态执行验证步骤以确定该元件是否已经达到了其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储元件可能需要针对三个比较点执行验证操作。题为“SmartVerify For Multi-State Memories”的 U. S.专利 No. 7，073，103 描述了用于使写入序列的每个编程/验证/锁定(lockout)步骤的顺序验证操作的数量最小化的过程，以引用方式将其全部内容并入本文中。最初，在验证阶段期间，只有被被选存储元件编程到的多状态范围的最低状态受到检查。一旦第一存储状态由被选元件中的一个或多个达到，则多状态序列中的下一个状态被添加到验证处理。该下一个状态可在最快元件到达序列中的在前状态时立即添加，或者在若干编程脉冲延迟之后添加。将状态添加至正在验证阶段中检查的集合继续遍历序列中的多状态的集合的剩余部分，直到最高状态被添加了为止。此外，当被绑定用于这些电平的所有被选存储元件成功验证这些目标值时，较低状态可从验证集合移除并且被锁定来禁止进一步编程。注意，该技术可能需要在每个编程脉冲之后验证超过一个的状态。尽管用于改善验证技术的方法是已知的，但是仍然需要适用于不同的编程方案的进一步的改进。附图说明图IA是NAND串的俯视图。图IB是图Ia的NAND串的等效电路图。图2是示出三个NAND串的电路图。 图3示出在衬底上形成的NAND串的横截面视图。图4示出可以包括一个或多个存储器裸片或芯片的非易失性存储器设备。图5示出存储器单元阵列的示例性结构。图6是个体感测块的框图。图7A示出对于其中具有八个状态的存储器单元的状态的示例阈值电压分布。图7B示出当每个存储器单元存储了四位数据时，与存储器单元阵列的数据状态对应的示例阈值电压分布。图8A示出四状态存储器设备的阈值电压分布的示例集合，在该存储器设备中，每个存储元件存储两位数据。图SB示出在编程操作期间施加给被选字线的一系列编程和验证脉冲。图9A是能够在不同的存储器单元串上在被选存储器单元两端施加不同的栅极至源极电压的电路的示意图。图9B是具有读取操作期间在NAND串两端施加的不同电压的该NAND串的示意图。图9C是具有验证(或读取)操作期间在NAND串两端施加的不同电压的该NAND串的不意图。图10是通过在不同NAND串两端施加不同电压而在不同NAND串中感测存储器单元的状态的过程的一个实施例的流程图。图IlA是用于将位线充电至比源极线路电压更低的电压的感测模块的一个实施例的框图。图IlB是当对存储器单元的阈值电压进行感测时示出电流方向的图IlA的感测模块的框图。图12A是将用于位线充电至比源极线路电压更高的电压的感测模块的一个实施例的框图。图12B是当对存储器单元的阈值电压进行感测时示出电流方向的图12A的感测模块的框图。图13A是基于正被验证的状态来确定合适电压以施加在NAND串两端的过程的一个实施例的流程图。图13B是确定合适电压以施加在NAND串两端以在读取期间补偿交叉耦合的过程的一个实施例的流程图。图13C是确定合适电压以施加在NAND串两端以在编程期间补偿交叉耦合的过程的一个实施例的流程图。图13D是基于存储器单元的在前阈值电压来确定合适电压以施加在NAND串两端的过程的一个实施例的流程图。图14A是用于在NAND两端建立使得不同Vgs用于不同NAND串上的被选存储器单元的不同电压的过程的一个实施例的流程图。图14B是用于在NAND串两端建立使得不同Vds用于不同NAND串上的被选存储器单元的不同电压的过程的一个实施例的流程图。图15是描述包括一个或多个验证步骤的编程过程的一个实施例的流程图。图16A是在编程操作期间验证存储器单元的过程的一个实施例的流程图。 图16B是示出在图16A的验证处理期间施加至字线和位线的电压的一个实施例的时序图。图17A是在编程操作期间验证存储器单元的过程的一个实施例的流程图。图17B是示出在图17A的验证处理期间施加至字线和位线的电压的一个实施例的时序图。图18A是示出当在图17A的处理中验证C状态时所施加的示例电压的多个NAND串的图不。图18B是示出当在图17A的处理中验证B状态时所施加的示例电压的多个NAND串的图不。图18C是示出当在图17A的处理中验证A状态时所施加的示例电压的多个NAND串的图不。图19是具有晶体管以在当执行逆向感测时帮助控制Vds的NAND串的一个实施例的图示。图20示出在读取期间施加交叉耦合补偿的过程的一个实施例的流程图。图21示出存储器单元阈值电压分布。图22是读取软位(soft bit)的过程的一个实施例的流程图。图23A是执行二进制搜索的过程的一个实施例的流程图。图23B是通过其可以执行图23A的过程搜索的示例窗口。图24示出感测电路的一个实施例。图25A、图25B、图25C示出用于逆向感测实施例的图24的位线偏压晶体管的操作的细节。图26A和图26B示出示出施加至用于逆向感测实施例的图24的感测偏压晶体管的电压。图27示出与图24的感测电路关联的信号的时序图。图28A示出用于正向感测实施例的位线偏压晶体管。图28B示出用于正向感测实施例的感测偏压晶体管。图29示本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.03.25 US 12/732,1211.一种用于操作包括非易失性存储元件的多个NAND串的非易失性存储设备的方法，所述方法包括 在所述多个NAND串的第一 NAND串两端引起第一电压差，所述第一 NAND串包括第一非易失性存储元件(902)； 在所述多个NAND串的第二 NAND串两端引起第二电压差，所述第二 NAND串包括第二非易失性存储元件，所述第二电压差与所述第一电压差不同，在与引起所述第一电压差的同一时刻引起所述第二电压差(904)； 在引起所述第一电压差和所述第二电压差的同时，将读取电压施加至与所述第一非易失性存储元件和所述第二非易失性存储元件关联的字线(908)； 响应于所述第一电压差和所述读取电压而感测所述第一非易失性存储元件的第一条件，以确定所述第一非易失性存储元件的阈值电压高于还是低于第一参考电压(912);以及 响应于所述第二电压差和所述读取电压而感测所述第二非易失性存储元件的第二条件，以确定所述第二非易失性存储元件的阈值电压高于还是低于第二参考电压(914)。2.根据权利要求I所述的方法，其中所述第一参考电压与所述第二参考电压不同。3.根据权利要求I或2所述的方法，其中在所述第一NAND串两端引起所述第一电压差和在所述第二 NAND串两端引起所述第二电压差包括 为所述第一非易失性存储元件引起第一栅极至源极电压； 为所述第二非易失性存储元件引起第二栅极至源极电压，所述第二栅极至源极电压不等于所述第一栅极至源极电压。4.根据权利要求I至3中的任一项所述的方法，其中引起所述第一电压差和引起所述第二电压差包括 在电连接到所述多个NAND串的公共源极线上建立第一电压； 在与所述第一 NAND串关联的第一位线上建立第二电压，所述第二电压小于所述第一电压；以及 在与所述第二 NAND串关联的第二位线上建立第三电压，所述第三电压小于所述第一电压，所述第三电压与所述第二电压不同，所述读取电压大于所述第二电压，所述读取电压大于所述第三电压。5.根据权利要求I至4中的任一项所述的方法，其中所述第一电压差基于所述第一非易失性存储元件被编程到的第一状态，并且所述第二电压差基于所述第二非易失性存储元件被编程到的第二状态。6.根据权利要求I至5中的任一项所述的方法，其中所述第一电压差基于比第三参考电压大的所述第一非易失性存储元件的阈值电压，所述第二电压差基于比所述第三参考电压小的所述第二非易失性存储元件的阈值电压。7.根据权利要求I或2所述的方法，其中在所述第一NAND串两端引起所述第一电压差和在所述第二 NAND串两端引起所述第二电压差包括 为所述第一非易失性存储元件引起第一漏极至源极电压； 为所述第二非易失性存储元件引起第二漏极至源极电压，所述第二漏极至源极电压不等于所述第一漏极至源极电压。8.根据权利要求1，2或7所述的方法，其中引起所述第一电压差和引起所述第二电压差包括 在电连接到所述多个NAND串的公共源极线上建立第一电压； 在与所述第一 NAND串关联的第一位线上建立第二电压，所述第二电压大于所述第一电压；以及 在与所述第二 NAND串关联的第二位线上建立第三电压，所述第三电压大于所述第一电压，所述第三电压与所述第二电压不同。9.一种非易失性存储设备，包括 非易失性存储元件的多个NAND串(400)，所述NAND串包括具有第一非易失性存储元件的第一 NAND串和具有第二非易失性存储元件的第二 NAND串； 与所述多个NAND串关联的多个字线(WL1、WL2、…)；以及 与所述非易失性存储元件通信的一个或多个管理电路(244、220、242、240)，所述一个或多个管理电路在...

【专利技术属性】
技术研发人员：埃兰·沙龙，李燕，尼马·莫赫莱西，
申请(专利权)人：桑迪士克以色列有限公司，
类型：
国别省市：