用于减小存储器中的编程噪声的锯齿形多脉冲编程制造技术

在存储器系统中，编程波形通过使用具有锯齿形的多个相邻次脉冲集合而减小了编程噪声。在集合中，初始次脉冲从例如0V的初始电平步升至峰值电平，随后步降至在初始电平之上的中间电平。集合中的一个或多个后续的次脉冲可从中间电平步升至峰值电平，并随后步降至中间电平。集合中的最后次脉冲可从中间电平步升至峰值电平，并随后步降至初始电平。在次脉冲集合之后执行验证操作。在相继集合中的每集合次脉冲的数量可减少，直到朝编程操作结束施加孤立脉冲为止。

【技术实现步骤摘要】
【国外来华专利技术】
本技术涉及非易失性存储器。
技术介绍
半导体存储器已经变得越来越普遍地用于各种电子设备中。例如，将非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。电可擦除可编程只读存储器(EEPROM)及闪速存储器属于最流行的非易失性半导体存储器。相比于传统的完全特征化EEPR0M，对于也是EEPROM类型的闪速存储器，整个存储器阵列的内容或者存储器一部分的内容可在一个步骤中擦除。传统EEPROM和闪速存储器都使用半导体衬底中位于沟道区上方并与该沟道区绝·缘的浮置栅极。该浮置栅极位于源极区和漏极区之间。控制栅极被设置在浮置栅极上并与之绝缘。如此形成的晶体管的阈值电压(Vth)因而由浮置栅极上保留的电荷量来控制。也就是说，在晶体管导通以允许在晶体管的源极和漏极之间的传导之前必须施加给控制栅极的最小电压量由浮置栅极上的电荷电平控制。一些EEPROM及闪速存储器设备包括具有用于存储两个范围的电荷的浮置栅极的存储元件或单元，因此，存储元件可在两个状态(例如，擦除状态和编程状态)之间被编程/擦除。这样的闪速存储器设备有时被称为二进制闪速存储器设备，因为每个存储器元件可存储一位数据。多状态(也称为多电平)闪速存储器设备通过识别多个(例如，四个或更多)不同的允许/有效的编程阈值电压范围来实现。每个不同的阈值电压范围与存储器设备中编码的数据位集合的预定值对应。例如，每个存储元件在其可处于与四个不同阈值电压范围对应的四个离散电荷带之一时能够存储两位数据。通常，在编程操作期间施加给控制栅极的编程电压Vpgm是作为幅度随时间增加的一系列脉冲而施加的。编程电压可被施加到被选的字线上。在一个可能的方法中，脉冲的幅度随着每个连续脉冲而增加预定步长，例如O. 2-0. 4V。Vpgm可被施加给闪速存储器元件的控制栅极。在编程脉冲之间的时间段中，可以执行验证操作。也就是说，在连续编程脉冲之间读取被并行编程的一组存储元件中的每个元件的编程电平，以确定该编程电平是否等于或大于该元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可以针对元件的每个状态执行验证步骤以确定该元件是否已经达到了其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储元件可能需要针对三个比较点执行验证操作。此外，当编程EEPROM或闪速存储器设备(例如NAND串中的NAND闪速存储器设备)时，通常向控制栅极施加Vpgm并将位线接地，以使来自存储元件的沟道的电子注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变为带负电，并且存储元件的阈值电压升高以使得其被认为是处于编程状态。然而，随着存储器设备尺寸的缩小，准确的编程变得更加困难。附图说明图Ia是NAND串的俯视图。图Ib是图Ia的NAND串的等效电路图。图Ic是图Ia的NAND串的横截面图。图2示出NAND闪速存储器单元的块，其中，该块由例如图Ia-Ic中描述的NAND串组成。图3示出包括多个块(例如图2的块)的存储器阵列。图4是包括图3的存储器阵列并且使用单个行/列解码器和读/写电路的非易失性存储器系统的框图。图5示出阈值电压分布的示例集合和单趟次编程。图6示出阈值电压分布的示例集合和双趟次编程。图7a_c示出不同阈值电压分布并且描述用于对非易失性存储器进行编程的处理。图8示出图5的阈值电压分布的示例集合，以及由编程噪声引起的加宽阈值电压分布。图9a示出包括在编程操作中施加至被选字线的次脉冲集合的示例编程波形，以 实现减小如图8所示的编程噪声。图9b更加详细地示出图9a的次脉冲集合910。图9c示出可替选的次脉冲集合，以作为对图9a的次脉冲集合的可替选方式。图9d示出另一可替选的次脉冲集合，以作为对图9a的次脉冲集合的可替选方式。图10是描述用于通过使用例如图9a中提供的次脉冲集合来编程非易失性存储器的方法的一个实施例的流程图。具体实现方式提供了一种通过提供使用了次脉冲集合的编程波形来减小编程噪声的方法和非易失性存储系统。在存储器系统中，在编程操作中编程波形例如通过字线而施加至被选非易失性存储元件集合。编程波形包括具有锯齿形的次脉冲集合。例如，每个集合可包括多个相邻的次脉冲，其中，在集合中的次脉冲之间不执行验证操作。初始次脉冲从例如OV的初始电平步升至峰值电平，并随后步降至在初始电平之上的中间电平。集合中的一个或多个后续的次脉冲可从中间电平步升至峰值电平，并随后步降至中间电平。集合中的最后次脉冲可从中间电平步升至峰值电平，并随后步降至初始电平。在施加次脉冲集合之后执行验证操作。重复的次脉冲的使用可减少编程噪声，同时最小化由于通过从在初始电平之上的中间电平步升和步降来实现的时间节省而造成的性能影响。此外，在相继集合中，每集合的次脉冲的数量可减少，直到朝编程操作结束施加孤立脉冲为止。这是可以接受的，因为编程噪声对于朝编程操作结束而完成编程的更高状态存储元件而言是可容忍的。用于适合于实现本专利技术的存储器系统的一个示例使用NAND闪速存储器结构，该结构在两个选择栅极之间串联布置多个晶体管。串联的晶体管及选择栅极被称为NAND串。图Ia是示出一个NAND串的俯视图。图Ib是图Ia的NAND串的等效电路图。图Ia和图Ib中示出的NAND串包括四个晶体管100、102、104和106，其串联且夹在第一选择栅极120和第二选择栅极122之间。选择栅极120将NAND串连接至位线126。选择栅极122将NAND串连接至源极线128。通过向控制栅极120CG施加合适的电压来控制选择栅极120。通过向控制栅极122CG施加合适的电压来控制选择栅极122。晶体管100、102、104和106中的每一个均具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接至字线WL3，控制栅极102CG连接至字线WL2，控制栅极104CG连接至字线WLl，并且控制栅极106CG连接至字线WL0。在一个实施例中，晶体管100、102、104和106均为存储器单元。在其它实施例中，存储器单元可以包括多个晶体管或者可以与示出的不同。选择栅极120连接至选择线S⑶。选择栅极122连接至选择线SGS。 图Ic是图Ia的NAND串的横截面图。NAND串的晶体管形成在P阱区140中。而该P阱区可以在P型衬底144的η阱区142内。每个晶体管包括堆叠栅极结构，该堆叠栅极结构包括控制栅极(100CG、102CG、104CG和106CG)及浮置栅极(100FG、102FG、104FG和106FG)。浮置栅极被形成于氧化物或其它介电薄膜顶部的P阱的表面上。控制栅极在浮置栅极上方，其中，内部多晶硅电介质层将控制栅极与浮置栅极分离。存储器单元(100、102、104和106)的控制栅极形成字线。N+掺杂层130、132、134、136和138在邻近单元之间共享，由此这些单元彼此串联连接以形成NAND串。这些N+掺杂层形成每个单元的源极和漏极。例如，N+掺杂层130用作晶体管122的漏极及晶体管10本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：董英达，玉平·K·方，赫里特·扬·海明克，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：
国别省市：