MOSFET及其制造方法技术

本申请公开了一种MOSFET及其制造方法，该MOSFET在SOI晶片中形成，所述MOSFET包括：浅沟槽隔离区，在所述半导体层中限定有源区；栅叠层，位于所述半导体层上；源区和漏区，位于所述半导体层中且位于所述栅叠层两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；背栅，位于所述半导体衬底中；第一假栅叠层，与所述半导体层和所述浅沟槽隔离区之间的边界重叠；以及第二假栅叠层，位于所述浅沟槽隔离区上，其中，所述MOSFET还包括位于栅叠层和第一假栅叠层之间并且分别与源区和漏区电连接的导电通道、以及位于第一假栅叠层和第二假栅叠层之间并且与背栅电连接的导电通道。该MOSFET可以利用假栅叠层防止背栅和源/漏区之间短路的发生。

【技术实现步骤摘要】

本专利技术涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及其制造方法。
技术介绍
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。通过在绝缘埋层的下方设置接地面(即接地的背栅)可以抑制短沟道效应。然而，在包含不同栅长的MOSFET的集成电路中，虽然背栅的高掺杂浓度对于较短栅长的MOSFET而言可以有效地抑制短沟道效应，但对于较长栅长的MOSFET而言却可能导致过高的阈值电压。因而，希望针对不同栅长的MOSFET调节阈值电压。而且，在SOI MOSFET中，背栅与源/漏区之间还可能发生短路。在图10中示出的现有技术的SOI MOSFET的结构，背栅18和包括源/漏区(未示出)的半导体层13之间由绝缘埋层12隔开。然而，绝缘埋层12的厚度例如约为5nm-30nm，在源/漏区掺杂步骤或硅化步骤期间可能不期望地形成背栅18和源/漏区之间的导电路径22’。在形成导电通道的步骤中，由于蚀刻接触孔时的失准，也可能不期望地形成背栅18和源/漏区之间的导电通道。因此，仍然期望在利用背栅调节器件的阈值电压的同时解决背栅和源/漏区之间发生短路的问题。
技术实现思路
本专利技术的目的是提供一种利用背栅调节阈值电压的M0SFET。根据本专利技术的一方面，提供一种在SOI晶片中形成的M0SFET，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导 体衬底上，所述半导体层位于所述绝缘埋层上，所述MOSFET包括浅沟槽隔离区，在所述半导体层中限定有源区；栅叠层，位于所述半导体层上；源区和漏区，位于所述半导体层中且位于所述栅叠层两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；背栅，位于所述半导体衬底中；第一假栅叠层，与所述半导体层和所述浅沟槽隔离区之间的边界重叠；以及第二假栅叠层，位于所述浅沟槽隔离区上，其中，所述MOSFET还包括位于栅叠层和第一假栅叠层之间并且分别与源区和漏区电连接的导电通道、以及位于第一假栅叠层和第二假栅叠层之间并且与背栅电连接的导电通道。根据本专利技术的另一方面，提供一种在SOI晶片上制造MOSFET的方法，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上，所述方法包括在所述半导体中形成浅沟槽隔离区以限定有源区；执行背栅离子注入，在所述半导体衬底中形成背栅；在所述半导体层上形成栅叠层；在所述半导体层和所述浅沟槽隔离区之间的边界重叠的位置形成第一假栅叠层；在所述浅沟槽隔离区上形成第二假栅叠层；采用栅叠层和第一假栅叠层作为硬掩模，执行源/漏离子注入，在所述半导体层中形成自对准的源区和漏区；以及在栅叠层和第一假栅叠层之间形成分别与源区和漏区电连接的导电通道，并且在第一假栅叠层和第二假栅叠层之间形成与背栅电连接的导电通道。本专利技术的MOSFET包括在半导体衬底中形成的背栅。在向背栅施加偏置电压时，产生的偏置电场穿过绝缘埋层作用在沟道上。该MOSFET可以通过改变背栅中的掺杂类型和掺杂浓度而实现对阈值电压的调节。而且，本专利技术的MOSFET包括与半导体层和浅沟槽隔离区之间的边界重叠的第一假栅叠层、以及位于浅沟隔离区上的第二假栅叠层，在源/漏区掺杂及硅化时可以采用MOSFET的栅叠层、第一假栅叠层和第二假栅叠层作为硬掩模以自对准的方式形成硅化物，从而一方面避免源区和漏区的导电通道与背栅电连接，另一方面避免背栅的导电通道与源区和漏区电连接，从而切断了背栅和源/漏 区之间的导电路径，防止背栅和源/漏区之间短路的发生。优选地，本专利技术在形成MOSFET的栅叠层的步骤同时形成假栅叠层，不需要额外的沉积和图案化步骤，从而基本上未增加半导体器件的制造成本。根据优选的实施例，在半导体衬底上包括多个MOSFET时，可以使用公共的背栅并形成一个接触，从而可以节省用于为每一个MOSFET的背栅提供接触的芯片面积(footprint)。附图说明图1至9示意性地示出了根据本专利技术制造MOSFET的方法的各个阶段的截面图。图10示意性地示出了根据现有技术的MOSFET的一部分的截面图，其中示出背栅和源/漏之间的短路。具体实施例方式以下将参照附图更详细地描述本专利技术。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形成的半导体衬底和在半导体衬底上已经形成的所有层或区域。根据本专利技术，执行图1至9所示的制造MOSFET的以下步骤。参见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底11、绝缘埋层12和半导体层13。半导体层13的厚度例如约为5nm-20nm，如10nm、15nm,并且,绝缘埋层12的厚度例如约为5nm-30nm,如10nm、15nm、20nm或25nm。半导体衬底11的一部分将用于提供MOSFET的背栅。半导体衬底11材料可为体硅、或SiGe、Ge等IV族半导体材料、或III族-V族化合物半导体(如，砷化镓)材料。绝缘埋层12可以是氧化物埋层、氮氧化物埋层或其他的绝缘埋层。半导体层13将用于提供MOSFET的源区和漏区以及沟道区。半导体层13例如由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，砷化镓)的半导体材料组成，本实施例中，半导体层13可为单晶Si或SiGe。形成SOI晶片的工艺是已知的。例如，可以使用SmartCut (称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压 力、温度升高等情况下氢注入区域转变成微空腔层，从而有利于使微空腔层两边的部分分离，剥离后包含键合的氧化物表面层的部分作为SOI晶片来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的绝缘埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片中包含的半导体层的厚度。在SOI晶片上例如通过溅射或热氧化形成厚度约5nm-20nm本文档来自技高网...

【技术保护点】
一种在SOI晶片中形成的MOSFET，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上，所述MOSFET包括：浅沟槽隔离区，在所述半导体层中限定有源区；栅叠层，位于所述半导体层上；源区和漏区，位于所述半导体层中且位于所述栅叠层两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；背栅，位于所述半导体衬底中；第一假栅叠层，与所述半导体层和所述浅沟槽隔离区之间的边界重叠；以及第二假栅叠层，位于所述浅沟槽隔离区上，其中，所述MOSFET还包括位于栅叠层和第一假栅叠层之间并且分别与源区和漏区电连接的导电通道、以及位于第一假栅叠层和第二假栅叠层之间并且与背栅电连接的导电通道。

【技术特征摘要】
1.一种在SOI晶片中形成的M0SFET，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上，所述MOSFET 包括 浅沟槽隔离区，在所述半导体层中限定有源区； 栅叠层，位于所述半导体层上； 源区和漏区，位于所述半导体层中且位于所述栅叠层两侧； 沟道区，位于所述半导体层中且夹在所述源区和漏区之间； 背栅，位于所述半导体衬底中； 第一假栅叠层，与所述半导体层和所述浅沟槽隔离区之间的边界重叠；以及 第二假栅叠层，位于所述浅沟槽隔离区上， 其中，所述MOSFET还包括位于栅叠层和第一假栅叠层之间并且分别与源区和漏区电连接的导电通道、以及位于第一假栅叠层和第二假栅叠层之间并且与背栅电连接的导电通道。2.根据权利要求1所述的M0SFET，其中所述背栅的掺杂类型与MOSFET的类型相同或相反。3.根据权利要求1所述的MOSFET，其中所述背栅中的掺杂浓度为IX IO1Vcm3至I X IO2Vcm3。4.根据权利要求1所述的M0SFET，其中所述栅叠层、所述第一假栅叠层和所述第二假栅叠层具有相同的结构。5.根据权利要求4所述的M0SFET，其中所述栅叠层、所述第一假栅叠层和所述第二假栅叠层分别包括栅介质层和栅导体。6.根据权利要求1所述的M0SFET，还包括在背栅、源区和漏区的表面上形成的硅...

【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：