【技术实现步骤摘要】
本专利技术涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及其制造方法。
技术介绍
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。通过在绝缘埋层的下方设置接地面(即接地的背栅)可以抑制短沟道效应。然而，在包含不同栅长的MOSFET的集成电路中，虽然背...
【技术保护点】
一种在SOI晶片中形成的MOSFET，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上，所述MOSFET包括：浅沟槽隔离区，在所述半导体层中限定有源区；栅叠层，位于所述半导体层上；源区和漏区，位于所述半导体层中且位于所述栅叠层两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；背栅，位于所述半导体衬底中；第一假栅叠层，与所述半导体层和所述浅沟槽隔离区之间的边界重叠；以及第二假栅叠层，位于所述浅沟槽隔离区上，其中，所述MOSFET还包括位于栅叠层和第一假栅叠层之间并且分别与源区和漏区电连接的导电通道、以及...
【技术特征摘要】
1.一种在SOI晶片中形成的M0SFET，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上，所述MOSFET 包括 浅沟槽隔离区，在所述半导体层中限定有源区； 栅叠层，位于所述半导体层上； 源区和漏区，位于所述半导体层中且位于所述栅叠层两侧； 沟道区，位于所述半导体层中且夹在所述源区和漏区之间； 背栅，位于所述半导体衬底中； 第一假栅叠层，与所述半导体层和所述浅沟槽隔离区之间的边界重叠；以及 第二假栅叠层，位于所述浅沟槽隔离区上， 其中，所述MOSFET还包括位于栅叠层和第一假栅叠层之间并且分别与源区和漏区电连接的导电通道、以及位于第一假栅叠层和第二假栅叠层之间并且与背栅电连接的导电通道。2.根据权利要求1所述的M0SFET，其中所述背栅的掺杂类型与MOSFET的类型相同或相反。3.根据权利要求1所述的MOSFET，其中所述背栅中的掺杂浓度为IX IO1Vcm3至I X IO2Vcm3。4.根据权利要求1所述的M0SFET，其中所述栅叠层、所述第一假栅叠层和所述第二假栅叠层具有相同的结构。5.根据权利要求4所述的M0SFET，其中所述栅叠层、所述第一假栅叠层和所述第二假栅叠层分别包括栅介质层和栅导体。6.根据权利要求1所述的M0SFET，还包括在背栅、源区和漏区的表面上形成的硅...
【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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