半导体器件制造技术

本实用新型专利技术涉及一种半导体器件，包括第一导通型的第一半导体层（n+sub），在所述第一半导体层上面形成的第一导通型的第二半导体层，其中在所述第二半导体层中形成交错的第二导通型柱和第一导通型柱，并且包括第二导通型本体区，其特征在于，给第二导通型本体区提供局部化区域，所述局部化区域在雪崩情况下承载电流，而在导通情况下负载电流的主要部分不流经该区域。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种半导体器件，包括第一导通型的第一半导体层，在所述第一半导体层上面形成的第一导通型的第二半导体层，其中在所述第二半导体层中形成交错的第二导通型柱和第一导通型柱，并且包括第二导通型本体区。
技术介绍
在功率半导体开关情况下，在切断不能自振荡的感性负载(诸如漏感)时以原则上任意的高度出现过压尖峰。如果不补入诸如自振荡二极管或缓冲电容器的电路措施，则电压升闻直至开关击穿。在开关击穿时，负载电流经由以雪崩倍增生成的载流子对继续被引导。所述载流子以饱和漂移速度飞过截止空间电荷区并且在此导致电场特性曲线的“弯曲”。特别是在诸如具有柱形补偿区域的CoolMOS的补偿器件情况下，由于雪崩生成的载流子通过柱的横向电场被分开并且空穴穿过P柱向源极方向流动，而电子向n区域方向漏极流动。在此，在电流密度足够高的情况下，芯片中的其他高场区由于上面所述的场弯曲而导致过度的载流子生成并且导致器件处的截止电压崩溃。由此可能发生TRAPATT振荡，这可能导致器件破坏。从US2011/0101446A1已知一种超结MOSFET器件，其中示出了 p补偿区域，所述p补偿区域交替地比其他补偿区域较少深入地伸展(是其他补偿区域的1/6或1/7)并且从而不仅降低Ron而且减小击穿电压(BV,参见图1和图2)。该措施的目的是将击穿远离边缘转移到晶体管的活性区域中，由此在雪崩情况下(ns，非箝位感性开关)提高电流承载能力。活性单元区域覆盖比终端区域大得多的面积并且因此可以比终端区域容忍大得多的雪崩电流。在常规的超结器件中，由过程变化或较低的终端或角落区域BV引起的不稳定的UIS可能存在。而且，当多个超结器件在共同的晶圆中被形成时，和BV可能由于过程变化而跨晶圆变化。根据图2可以看出，在终端区域(典型地接近器件的边缘)中的BV趋向于更低，因为器件和电场的曲率，这导致较高的电场和从而较低的BV。通过调节器件的不同区域中的P柱的间距(pitch)，击穿电压在器件区域中可以轻微地降低(器件的中间)，其中较低的 是值得期望的，而同时维持终端区域中的高击穿电压(其中所有P柱可以被形成为深度的全7个单元)。迄今，为了避免振荡而注意在CoolMOS情况下场特性曲线的足够大的波纹，以便直至大约一半的额定电流确保足够的抗雪崩性。这利用所谓的可变柱来实现。但是该方法使截止电压和接通电阻变差，也即在其他方面以器件性能为代价。在进一步收缩和从而升高的额定电流密度情况下，因此必须仍然容忍截止电压和/或接通电阻的较大的消减，以便保证在额定电流时的抗雪崩性。
技术实现思路
本技术规定，在芯片中提供局部化区域，所述局部化区域在雪崩情况下承载电流，而在导通情况下负载电流主要不流经这些区域。这些额定击穿位置因此可以根据在雪崩中的高电流承载能力被优化，而不必根据导通特性设置大的值。在这些额定击穿位置中，在雪崩情况下转换巨大损失功率，所述损失功率导致半导体加热。如果均匀地在芯片上分布额定击穿位置，则在导通情况下引导电流的半导体体积用作热容并且因此抵抗(过度的)温度尖峰。因此，根据本技术，提供一种半导体器件，包括第一导通型的第一半导体层，在所述第一半导体层上面形成的第一导通型的第二半导体层，其中在所述第二半导体层中形成交错的第二导通型柱和第一导通型柱，并且包括第二导通型本体区，其特征在于，给第二导通型本体区提供局部化区域，所述局部化区域在雪崩情况下承载电流，而在导通情况下负载电流的主要部分不流经所述局部化区域。根据本技术的另一实施形式，负载电流在导通情况下不流经所述局部化区域。 根据本技术的另一实施形式，局部化区域被实施为不具有补偿电荷的单元。根据本技术的另一实施形式，局部化区域不具有源极区域用于预防单元的封锁。根据本技术的又一实施形式，在第二导通型本体区之下的提高的第二导通型掺杂当然也可以以扩散的第二导通型区的形式实现。根据本技术的另一实施形式，代替附加的第二导通型掺杂，能够利用提高的第一导通型掺杂来实现场尖峰和从而实现局部化区域。根据本技术的另一实施形式，所述第一导通型掺杂的引入剂量不必小于击穿电荷。根据本技术的另一实施形式，局部化区域基本上与其他单元相同，但是具有附加的第二导通型区域，所述附加的第二导通型区域比其他本体区和其他单元的第二导通型区域更深地伸展。根据本技术的另一实施形式，在局部化区域范围中，补偿区域同样存在于漂移区中，其中在第二导通型的本体区之下，第二导通型掺杂被提高，从而补偿被干扰。根据本技术的另一实施形式，在局部化区域中，补偿区域同样位于漂移区中，其中在第二导通型的本体区之下，第一导通型掺杂被提高或者第二导通型掺杂强烈地被降低，并且从而补偿被干扰。根据本技术的另一实施形式，柱的下部分利用第二导通型桥与第二导通型本体区保持电连接。根据本技术的另一实施形式，多个局部化区域相互远离最大大约100 U m。根据本技术的另一实施形式，第一导通型是n型并且第二导通型是p型。本技术的核心是用于雪崩的局部额定击穿位置，所述局部额定击穿位置在雪崩情况下接管负载电流，但是由于缺乏场波纹而不易于TRAPATT振荡。附图说明下面根据实施例结合附图对本技术进行进一步阐述图1示意性地示出根据现有技术的超结MOSFET器件的剖面图；图2示意性地示出根据现有技术的超结MOSFET器件的剖面图；图3示意性地示出本技术半导体器件的第一实施形式的剖面图；图4示意性地示出本技术半导体器件的第二实施形式的剖面图；图5示意性地示出本技术半导体器件的第三实施形式的剖面图；图6示意性地示出本技术半导体器件的第四实施形式的剖面图；和图7示意性地示出本技术半导体器件的第五实施形式的剖面图。具体实施方式优选的实现可能性规定，将额定击穿位置实施为不具有补偿电荷的单元，例如在常规的晶体管情况下发生的那样。本技术规定，在芯片中提供局部化区域，所述局部化区域在雪崩情况下承载电流，而在导通情况下负载电流主要不流经该区域。这些额定击穿位置因此可以根据在雪崩中的高电流承载能力被优化，而不必根据导通特性设置大的值。在这些额定击穿位置中，在雪崩情况下转换巨大损失功率，所述损失功率导致半导体加热。如果均匀地在芯片上分布额定击穿位置，则在导通情况下引导电流的半导体体积用作热容并且因此抵抗(过度的)温度尖峰。热在Si中每ii s扩散大约IOii m。单事件雪崩脉冲(Single EventAvalanchepulse)的典型持续时间处于直至200 U s的范围中，其中例如对于CoolMOS C5IPP60R099CP按照数据页最大允许800mJ雪崩能量(在反复雪崩情况下，对于上述类型仅允许1.2mJ雪崩能量)。因此足够的是，额定击穿位置相互远离最大大约100 Pm，以便不冒热过载的风险。对于CoolMOS C5,这意味着,大约每第40个单元必须被转换成额定击穿位置。图3示意性地示出本技术半导体器件的第一实施形式的剖面图。如从该图可以看出，在n+衬底n+sub上形成交错的p柱与n柱,所述n+衬底n+sub充当漏极区。所述半导体器件还具有P本体区、n源极区、n栅极区。n柱可以包括相邻于p柱的n型外延层n6pi。本体可以装备有较深本文档来自技高网...

【技术保护点】
一种半导体器件，包括第一导通型的第一半导体层（n+sub），在所述第一半导体层上面形成的第一导通型的第二半导体层，其中在所述第二半导体层中形成交错的第二导通型柱和第一导通型柱并且包括第二导通型本体区，其特征在于，给第二导通型本体区提供局部化区域，所述局部化区域在雪崩情况下承载电流，而在导通情况下负载电流的主要部分不流经所述局部化区域。

【技术特征摘要】
1.一种半导体器件，包括第一导通型的第一半导体层(n+sub)，在所述第一半导体层上面形成的第一导通型的第二半导体层，其中在所述第二半导体层中形成交错的第二导通型柱和第一导通型柱并且包括第二导通型本体区，其特征在于，给第二导通型本体区提供局部化区域，所述局部化区域在雪崩情况下承载电流，而在导通情况下负载电流的主要部分不流经所述局部化区域。2.根据权利要求1所述的半导体器件，其特征在于，负载电流在导通情况下不流经所述局部化区域。3.根据权利要求1所述的半导体器件，其特征在于，局部化区域被实施为不具有补偿电荷的单元。4.根据权利要求1或3所述的半导体器件，其特征在于，局部化区域不具有源极区域用于预防单元的封锁。5.根据权利要求1或3所述的半导体器件，其特征在于，在第二导通型本体区之下的提高的第二导通型掺杂也可以以扩散的第二导通型区的形式实现。6.根据权利要求1或3所述的半导体器件，其特征在于，代替附加的第二导通型掺杂， 能够利用提高的第一导通型掺杂来实现场尖峰和从而实现局部化区域。7.根据权利要求5所述的半...

【专利技术属性】
技术研发人员：A毛德，A维尔梅罗特，F希尔勒，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：实用新型
国别省市：