用于高电压操作的具有隔离体的晶体管及半导体管芯制造技术

本申请公开了用于高电压操作的具有隔离体的晶体管及半导体管芯的各种实施方案。在一个例示性实施方案中，这样的晶体管包括具有第一导电类型的深井注入物，此深井注入物设置于具有与第一导电类型相反的第二导电类型的衬底之上。此晶体管包括第一导电类型的源侧阱和漏侧阱。源侧阱和漏侧阱电耦合至深阱注入物。深阱注入物、源侧阱和漏侧阱将晶体管的体与衬底电绝缘。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本申请总体涉及互补金属氧化物半导体(CMOS)的晶体管及半导体管芯，具体而言涉及具有隔离体的晶体管及半导体管芯。
技术介绍
互补金属氧化物半导体(CMOS)技术广泛应用于现代电子学
以提供控制逻辑。标准CMOS逻辑晶体管通常为低电压器件。另一方面，诸如那些提供功率切换和电压调节的功率晶体管则通常为高电压金属氧·化物半导体场效应晶体管(M0SFET)，如横向扩散金属氧化物半导体(LDMOS)晶体管。通常，高电压功率晶体管与CMOS逻辑晶体管装配在相同半导体管芯(裸片，die)上。随着人们对现代电子系统的性能要求越来越严格，影响器件密度和噪声灵敏度的因素也变得越来越重要。此外，在功率应用如电压调节中，在相同半导体管芯上的低电压CMOS晶体管和高电压MOSFET的存在可对作为开关使用的高电压MOSFET提出重大挑战。
技术实现思路
如至少结合一幅图所示的和/或描述的以及如以下更为详尽地陈述的那样，本公开涉及一种用于高电压操作的具有隔离体的晶体管。本申请的一个方面，提供一种晶体管，包括具有第一导电类型的深阱(井，well)注入物(注入，注入体，implant)，设置于具有与所述第一导电类型相反的第二导电类型的衬底之上；所述第一导电类型的源侧阱和漏侧阱，所述源侧阱和所述漏侧阱电耦合至所述深阱注入物；所述深阱注入物、所述源侧阱和所述漏侧阱将所述晶体管的本体与所述衬底电绝缘。优选地，根据本申请的晶体管，其中，所述晶体管为LDMOS晶体管。优选地，根据本申请的晶体管，其中，所述漏侧阱为所述LDMOS晶体管的漏极外延区。优选地，根据本申请的晶体管，其中，所述漏侧阱包括漏侧隔离体。优选地，根据本申请的晶体管，还包括源侧隔离体，设置于所述晶体管的源极和所述源侧阱之间，所述源极具有所述第一导电类型。优选地，根据本申请的晶体管，还包括高掺杂体接触件，具有所述第二导电类型，且设置于所述源侧隔离体和所述源侧阱之间。优选地，根据本申请的晶体管，其中，所述第一导电类型为N型且所述第二导电类型为P型。优选地，根据本申请的晶体管，还包括金属栅极，设置于所述晶体管的所述本体上的高-k介电层之上。优选地，根据本申请的晶体管，还包括多晶硅栅，设置于所述晶体管的所述本体之上的栅氧化层之上。优选地，根据本申请的晶体管，其中，所述多晶硅栅为轻度掺杂多晶硅栅。本申请的另一方面，提供一种晶体管，包括设置于P型衬底中的深N阱；电耦合至所述深N阱的源侧N阱和漏侧N阱；设置于所述漏侧N阱中的漏侧隔离体，所述漏侧隔离体与所述晶体管的栅极基本上齐平(对准，align)；所述深N阱、所述源侧N阱和所述漏侧N阱将所述晶体管的本体与所述P型衬底电绝缘。优选地，根据本申请的晶体管，其中，所述晶体管为LDMOS晶体管。优选地，根据本申请的晶体管，还包括源侧隔离体，设置于所述晶体管的N型源极和所述源侧N阱之间。优选地，根据本申请的晶体管，还包括高度掺杂P型本体接触件，设置于所述源侧隔离体和所述源侧N阱之间。本申请的再一方面，提供一种半导体管芯，包括高电压晶体管和低电压器件；所述高电压晶体管包括具有第一导电类型的深阱注入物，设置于具有与所述第一导电类型相反的第二导电类型的所述半导体管芯衬底之上；所述第一导电类型的源侧阱和漏侧阱，所述源侧阱和所述漏侧阱电耦合至所述深阱注入物；所述深阱注入物、所述源侧阱和所述漏侧阱将所述高电压晶体管的本体与所述半导体管芯的所述衬底电绝缘。优选地，根据本申请的半导体管芯，其中，对所述高电压晶体管的所述本体进行偏压用以进行高电压操作。优选地，根据本申请的半导体管芯，其中，所述高电压晶体管为LDMOS晶体管。优选地，根据本申请的半导体管芯，其中，所述高电压晶体管的所述源侧阱包括源侧隔离体，与所述高电压晶体管的栅极齐平。优选地，根据本申请的半导体管芯，其中，所述高电压晶体管还包括源侧隔离体，设置于所述高电压晶体管的源极和所述源侧阱之间，所述源极具有所述第一导电类型。优选地，根据本申请的半导体管芯，还包括高度掺杂本体接触件，具有所述第二导电类型，且设置于所述源侧隔离体和所述源侧阱之间。附图说明图1示出了横向扩散金属氧化物半导体(LDMOS)晶体管的横截面图。图2A示出了用于高电压操作的具有隔离体的LDMOS晶体管的一个例示性实施方案的横截面图。图2B示出了包括低电压晶体管和图2A所示的LDMOS晶体管的例示性半导体管芯(裸片)的部分横截面图。图3示出了用于高电压操作的具有隔离体的LDMOS晶体管的另一例示性实施方案的横截面图。图4示出了用于高电压操作的具有隔离体的LDMOS晶体管的再一例示性实施方案的横截面图。图5示出了包括例示性半导体管芯的例示性电子系统图，此例示性半导体管芯利用至少一个用于高电压操作的具有隔离体的晶体管。具体实施方式以下描述包含涉及本公开实施方案的具体信息。本申请的附图及所附的具体描述仅针对例示性实施方案。除另有说明外，图中的相同或相应元件由相同或相应参考号表示。此外，本申请中的附图及图示说明通常不按比例，并不用来对应于实际的相对尺寸。图1示出了横向扩散金属氧化物半导体(LDMOS)晶体管100的横截面图。LDMOS晶体管100被表示为η-沟道金属氧化物半导体(NMOS)场效应晶体管(FET)，装配(制作)在半导体晶圆(wafer)或管芯(裸片，die)的P型衬底上。LDMOS晶体管100包括源极106、源极外延116、漏极108以及漏极外延阱118，漏极外延阱118包括浅沟槽隔离(STI)本体120。LDMOS晶体管100也包括栅极结构，栅极结构包括设置于栅极介电层112之上的栅极110，以及间隔(隔离物)114。LDMOS晶体管100还包括本体区104，设置在栅极结构之下，并设置于源极外延116和漏极外延讲118之间。根据图1所不的实施方案，源极外延116、漏极外延阱118以及STI本体120在栅极110之下延伸。 STI本体120与漏极外延阱118的组合能够使LDMOS晶体管100具有比标准对称配置的MOSFET更高的击穿电压。更为具体地，由于漏极外延阱118和STI本体120的存在导致漏极108至源极106的电阻增加，使得LDMOS晶体管100对电压击穿现象具有更强的抵抗力。例如，与标准对称配置的MOSFET相比，LDMOS 100更不容易遭受雪崩击穿和穿通现象。尽管与标准对称配置的MOSFET相比，LDMOS晶体管100具有更高的击穿电压，但在一些情况下用LDMOS晶体管100作为高边开关(high-side switch)的实施方案还可能行不通。这可以是当低电压互补金属氧化物半导体(CMOS)器件也装配在P型衬底102上的情况。如图1所示，源极106与P型衬底102形成p-n结，而本体区104则电束缚(tie)于P型衬底102。因此，不可能拉高源极106和本体区104而不影响到设置在P型衬底102中的其他器件。此外，即使当被用作低边开关时，LDM0S100相对高电压的操作也可能生成足以影响装配在P型衬底102中的低电压CMOS器件的噪声。例如，操作电压为大约3V至大约5V的LDMOS器件100可能会对操作电压为大约IV的CMOS逻辑器件产生不希望的噪声电平。转到图2A，图2A示出了具有高电压操作用的隔离体本文档来自技高网...

【技术保护点】
一种晶体管，包括：具有第一导电类型的深阱注入物，设置于具有与所述第一导电类型相反的第二导电类型的衬底之上；所述第一导电类型的源侧阱和漏侧阱，所述源侧阱和所述漏侧阱电耦合至所述深阱注入物；所述深阱注入物、所述源侧阱和所述漏侧阱将所述晶体管的本体与所述衬底电绝缘。

【技术特征摘要】
2012.04.17 US 13/448,6001.一种晶体管，包括具有第一导电类型的深阱注入物，设置于具有与所述第一导电类型相反的第二导电类型的衬底之上；所述第一导电类型的源侧阱和漏侧阱，所述源侧阱和所述漏侧阱电耦合至所述深阱注入物；所述深阱注入物、所述源侧阱和所述漏侧阱将所述晶体管的本体与所述衬底电绝缘。2.根据权利要求1所述的晶体管，其中，所述晶体管为LDMOS晶体管。3.根据权利要求2所述的晶体管，其中，所述漏侧阱为所述LDMOS晶体管的漏极外延区。4.根据权利要求1所述的晶体管，其中，所述漏侧阱包括漏侧隔离体。5.一种晶体管，包括设置于P型衬底中的深N阱；电耦合至所述深N阱的源侧N阱和漏侧N阱；设置于所述漏侧N阱中的漏侧隔离体，所述漏侧隔离体与所述晶体管的栅极基本上齐平；所述深N阱、所述...

【专利技术属性】
技术研发人员：伊藤明，
申请(专利权)人：美国博通公司，
类型：实用新型
国别省市：