包括结型场效应晶体管的半导体器件制造技术

公开了一种包括结型场效应晶体管的半导体器件。该半导体器件包括结型场效应晶体管，所述结型场效应晶体管包括：半导体衬底，具有第一掺杂类型并作为结型场效应晶体管的漏极区；外延层，位于半导体衬底上，具有第一掺杂类型；体区，位于外延层中，具有第二掺杂类型，第二掺杂类型与第一掺杂类型是相反的掺杂类型；源极区，位于外延层中，具有第一掺杂类型；以及栅极区，位于体区中，具有第二掺杂类型，其中，所述结型场效应晶体管还包括屏蔽层，屏蔽层具有第二掺杂类型，位于外延层的内部，并且位于源极区和漏极区之间的导电路径中。由于采用屏蔽层，在结型场效应晶体管中产生新的夹断区，从而可以减小夹断电压。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及半导体器件，更具体地涉及包括结型场效应晶体管的半导体器件。技术背景 图1所示为现有的N沟道结型场效应晶体管(JFET) 100的剖视图。该JFET100包括N+型漏极区101 ( 一般为衬底)、位于N+型漏极区101上的N-型外延层102、位于N-型外延层102中的P型体区103、位于N-型外延层102中以及P型体区103之间的N+型源极区104、以及位于P型体区103中的P+型栅极区105。该JFET100还包括层间介电层(ILDL) 106，以及穿过ILDL106与N+型源极区104电连接的源极接触107和穿过ILDL106与P+型栅极区105电连接的栅极接触108。，P型体区103围绕N-型外延层102的一部分。N+型源极区104位于N-型外延层102的该部分中。并且，N-型外延层102的该部分从N+型源极区104延伸至N+型漏极区101，从而形成导电路径。在图1中示出的JFET100为垂直器件。在栅极接触108上施加偏置电压时，体区103产生夹断效应，从而控制导电路径中的电流。在图1中附图标记“A”表示体区103在N-型外延层102中产生的夹断区。为了获得增强的夹断效应，必须将夹断区A的尺寸设置为尽可能小，从而有利地获得减小的夹断电压。然而，夹断区A的尺寸减小导致沟道宽度的减小，从而不利地增加导通电阻Ron。并且，夹断区A的尺寸减小使得源极区104靠近栅极区105，从而不利地减小源漏击穿电压。夹断区A的尺寸减小还提高光刻工艺的分辨率要求，从而不利地增加了工艺复杂性。因此，仍然希望在源极区104与栅极区105距离足够远的情形下获得减小的夹断电压。
技术实现思路
为了解决前面描述的问题，本技术提出一种改进的包括JFET的半导体器件，其中JFET的源极区与栅极区可以保持足够的距离，同时可以减小JFET的夹断电压。根据本技术的一方面，提供一种半导体器件，包括结型场效应晶体管，所述结型场效应晶体管包括半导体衬底，具有第一掺杂类型并作为结型场效应晶体管的漏极区；外延层，位于半导体衬底上，具有第一掺杂类型；体区，位于外延层中，具有第二掺杂类型，第二掺杂类型与第一掺杂类型是相反的掺杂类型；源极区，位于外延层中，具有第一掺杂类型；以及栅极区，位于体区中，具有第二掺杂类型，其中，所述结型场效应晶体管还包括屏蔽层，屏蔽层具有第二掺杂类型，位于外延层的内部，并且位于源极区和漏极区之间的导电路径中。优选地，该半导体器件还包括沟槽M0SFET，该沟槽MOSFET包括所述半导体衬底，作为漏极区；所述外延层；所述体区；源极区，位于外延层中，具有第一掺杂类型；沟槽栅极，穿过所述体区进入所述外延层中；以及栅介质层，将沟槽栅极与所述体区和所述外延层隔开。优选地，该半导体器件还包括平面M0SFET，该平面MOSFET包括所述半导体衬底；所述外延层；所述体区；源极区和漏极区，位于所述体区中，具有第一掺杂类型；栅极导体，位于源极区和漏极区之间的体区上；以及栅介质层，位于栅极导体和体区之间，将栅极导体与所述体区隔开。在根据本技术的半导体器件中，由于采用屏蔽层，在JFET中产生新的夹断区。即使在JFET的源极区与栅极区之间的足够距离的情形下也可以增强夹断效应，从而可以降低夹断电压。另一方面，该JFET可以通过保持源极区与栅极区之间的足够距离而获得高击穿电压。由于可以相应地增加沟道宽度，因此可以获得低导通电阻。因此，根据本技术的半导体器件不必在设计JFET时进行性能上的折衷。此外，制造JFET的至少一部分步骤可以与制造沟槽MOSFET或平面MOSFET的一部分步骤相同，从而可以减小将JFET与沟槽MOSFET或平面MOSFET集成在一个芯片上的复杂度，降低生产成本。附图说明为了更好地理解本技术，将根据以下附图对本技术进行详细描述图1是现有的结型场效应晶体管的剖视图；图2是根据本技术一个实施例的结型场效应晶体管的剖视图。图3是根据本技术一个实施例的结型场效应晶体管的剖视图。图4是根据本技术一个实施例的包括结型场效应晶体管和沟槽MOSFET的半导体器件的剖视图。图5是根据本技术一个实施例的包括结型场效应晶体管和平面MOSFET的半导体器件的剖视图。 具体实施方式下面参照附图充分描述本技术的示范实施例。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制，并且简化了一些具体结构和功能的详细描述。此外，在一些实施例中已经详细描述过的类似的结构和功能，在其它实施例中不再赘述。尽管本技术的各项术语是结合具体的示范实施例来一一描述的，但这些术语适用于本领域的任何合理场合，不应理解为局限于这里阐述的示范实施方式。图2是根据本技术一个实施例的结型场效应晶体管(JFET) 200的剖视图。在图2中，采用与图1类似的附图标记表示相同的元件，其中附图标记是三位数字，第一位是“2”，第二位和第三位与图1中的相应元件的相应数字相同。该JFET200包括N+型漏极区201 ( 一般为衬底)、位于N+型漏极区201上的N-型外延层202、位于N-型外延层202中的P型体区203、位于N-型外延层202中以及P型体区203之间的N+型源极区204、以及位于P型体区203中的P+型栅极区205。该JFET200还包括层间介电层(ILDL) 206，以及穿过ILDL206与N+型源极区204电连接的源极接触207和穿过ILDL206与P+型栅极区205电连接的栅极接触208。P型体区203围绕N-型外延层202的一部分。N+型源极区204位于N-型外延层202的该部分中。并且，N-型外延层202的该部分从N+型源极区204延伸至N+型漏极区201，从而形成导电路径。在图2中示出的JFET200为垂直器件。图2中示出的JFET200与图1示出的JFET100的不同之处在于JFET200还包括位于N+型源极区204下方的N-型外延层202中的P型屏蔽层209。该P型屏蔽层209位于源极区和漏极区之间的导电路径中。在栅极接触208上施加偏置电压时，体区203产生夹断效应，在N-型外延层202中产生夹断区A。屏蔽层209作为电场屏蔽层，至少部分地减小夹断区A中的电场。不仅如此，屏蔽层209还在外延层202中位于屏蔽层209和体区203之间的部分产生新的夹断区B。结果，体区203和屏蔽层209共同产生夹断效应。即使源极区204和栅极区205的距离较大，屏蔽层209的存在也可以使得夹断区的有效尺寸较小,从而增强夹断效应。屏蔽层209例如是在外延层202中形成的高能注入区。 屏蔽层209的深度由屏蔽层209与体区203之间的距离决定。屏蔽层209与体区203之间的最小距离应当足够小使得可以形成夹断区B。优选地，屏蔽层209的至少一部分位于体区203的底部之上。屏蔽层209的横向尺寸也由屏蔽层209与体区203之间的距离决定。屏蔽层209与体区203之间的最小距离应当足够大使得屏蔽层209与体区203不相互接触，否则将不利地阻断导电路径。优选地，屏蔽层209的横向尺寸与导电路径的顶部尺寸一致。如图2所示，体区203在外延区202中限定导电路径。由于体区203的掺杂分布，本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于包括结型场效应晶体管，所述结型场效应晶体管包括：半导体衬底，具有第一掺杂类型并作为结型场效应晶体管的漏极区；外延层，位于半导体衬底上，具有第一掺杂类型；体区，位于外延层中，具有第二掺杂类型，第二掺杂类型与第一掺杂类型是相反的掺杂类型；源极区，位于外延层中，具有第一掺杂类型；以及栅极区，位于体区中，具有第二掺杂类型，其中，所述结型场效应晶体管还包括屏蔽层，屏蔽层具有第二掺杂类型，位于外延层的内部，并且位于源极区和漏极区之间的导电路径中。

【技术特征摘要】
1.一种半导体器件，其特征在于包括结型场效应晶体管，所述结型场效应晶体管包括半导体衬底，具有第一掺杂类型并作为结型场效应晶体管的漏极区；外延层，位于半导体衬底上，具有第一掺杂类型；体区，位于外延层中，具有第二掺杂类型，第二掺杂类型与第一掺杂类型是相反的掺杂类型；源极区，位于外延层中，具有第一掺杂类型；以及栅极区，位于体区中，具有第二掺杂类型，其中，所述结型场效应晶体管还包括屏蔽层，屏蔽层具有第二掺杂类型，位于外延层的内部，并且位于源极区和漏极区之间的导电路径中。2.根据权利要求1所述的半导体器件，其特征在于外延层的位于体区和屏蔽层之间的一部分为夹断区。3.根据权利要求1所述的半导体器件，其特征在于体区是围绕外延层的一部分的环形，并且源极区位于该部分的外延层中。4.根据权利要求1所述的半导体器件，其特征在于屏蔽层的横向截面的形状与有源区的形状一致。5.根据权利要求1所述的半导体器...

【专利技术属性】
技术研发人员：马荣耀，李铁生，张磊，傅达平，
申请(专利权)人：成都芯源系统有限公司，
类型：实用新型
国别省市：