MOSFET及其制造方法技术

本发明专利技术公开了一种MOSFET及其制造方法，其中一种MOSFET，包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅叠层两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区，所述背栅的第二掺杂区与栅叠层自对准。该MOSFET可以通过改变背栅中的掺杂类型和掺杂浓度而实现对阈值电压的调节。

【技术实现步骤摘要】

本专利技术涉及ー种MOSFET及其制造方法，更具体地，涉及ー种具有背栅的MOSFET及其制造方法。
技术介绍
集成电路技术的ー个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例縮小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例減少，从而阈值电压随沟道长度减小而下降。在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻増大。通过在绝缘埋层的下方设置接地面(即接地的背柵)可以抑制短沟道效应。然而，在包含不同栅长的MOSFET的集成电路中，虽然背栅的高掺杂浓度对于较本文档来自技高网...

【技术保护点】
一种MOSFET，包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅叠层两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区，所述背栅的第二掺杂区与栅叠层自对准。

【技术特征摘要】
1.一种 MOSFET，包括: SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 栅叠层，所述栅叠层位于半导体层上； 源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅叠层两侧； 沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间； 其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区，所述背栅的第二掺杂区与栅叠层自对准。2.根据权利要求1所述的M0SFET，其中所述背栅的掺杂类型与MOSFET的类型相同或相反。3.根据权利要求1所述的M0SFET，其中所述背栅中的掺杂浓度为IxIO1Vcm3至IxlO2ci/3cm ο4.根据权利要求1所述的M0SFET，其中所述背栅的第二掺杂区邻接于所述绝缘埋层。5.根据权利要求1至4中任一项所述的M0SFET，还包括补偿注入区，所述补偿注入区位于所述沟道区下方且嵌于所述背栅的第二掺杂区中。6.根据权利要求5所述的M0SFET，其中所述补偿注入区的掺杂类型与MOSFET的类型相同或相反。7.根据权利要求5所述的M0SFET，其中所述补偿注入区的掺杂浓度比背栅的掺杂浓度低。8.根据权利要求7所述的M0SFET，其中所述补偿注入区中的掺杂浓度为lX1015/cm3至IxlO18/cm3。9.一种制造MOSFET的方法，包括 提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 执行第一次背栅离子注入，在所述半导体衬底中形成背栅的第一掺杂区； 在所述半导...

【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：