MOSFET及其制造方法技术

本发明专利技术公开了一种MOSFET及其制造方法，其中一种MOSFET，包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅叠层两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区，所述背栅的第二掺杂区与栅叠层自对准。该MOSFET可以通过改变背栅中的掺杂类型和掺杂浓度而实现对阈值电压的调节。

【技术实现步骤摘要】

本专利技术涉及ー种MOSFET及其制造方法，更具体地，涉及ー种具有背栅的MOSFET及其制造方法。
技术介绍
集成电路技术的ー个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例縮小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例減少，从而阈值电压随沟道长度减小而下降。在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻増大。通过在绝缘埋层的下方设置接地面(即接地的背柵)可以抑制短沟道效应。然而，在包含不同栅长的MOSFET的集成电路中，虽然背栅的高掺杂浓度对于较短栅长的MOSFET而言可以有效地抑制短沟道效应，但对于较长栅长的MOSFET而言却可能导致过高的阈值电压。因而，希望针对不同栅长的MOSFET调节阈值电压。因此，仍然期望在 不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈值电压，而且不会劣化器件的性能。
技术实现思路
本专利技术的目的是提供ー种利用背栅调节阈值电压的M0SFET。根据本专利技术的一方面，提供ー种M0SFET，包括S0I晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅叠层两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区，所述背栅的第二掺杂区与栅叠层自对准。根据本专利技术的另一方面，提供一种制造MOSFET的方法，包括提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；执行第一次背栅离子注入，在所述半导体衬底中形成背栅的第一掺杂区；在所述半导体层上形成假栅；执行源/漏离子注入，在所述半导体层中形成源区和漏区；去除所述假栅以形成栅极开ロ ；经由栅极开ロ执行第二次背栅离子注入，在所述半导体衬底中形成背栅的第二掺杂区，所述第一掺杂区和所述第二掺杂分别形成背栅的下部区域和上部区域；在所述栅极开口中形成栅叠层。本专利技术的MOSFET包括在半导体衬底中形成的背栅。在向背栅施加偏置电压时，产生的偏置电场穿过绝缘埋层作用在沟道上。该MOSFET可以通过改变背栅中的掺杂类型和掺杂浓度而实现对阈值电压的调节。而且，背栅的第二掺杂区与栅叠层自对准。结果，背栅在沟道下方靠近沟道区但远离源/漏区，因而一方面利用背栅与沟道区之间的电容耦合增强了调节阈值电压的效果，另一方面减小了背栅与源/漏之间的寄生电容而改善了器件性倉^:。在优选的实施例中，通过形成所述补偿注入区，且使所述补偿注入区的掺杂类型与所述背栅的掺杂类型相反， 有利于利用所述补偿注入区调节所述背栅的掺杂情况(如使所述背栅中与所述补偿注入区的重合部分的掺杂浓度降低)，从而有利于灵活调节器件的阈值电压。在半导体衬底上包括多个MOSFET时，可以使用公共的背栅并形成ー个接触，从而可以节省用于为每ー个MOSFET的背栅提供接触的芯片面积(footprint)。附图说明图1至13示意性地示出了根据本专利技术的第一实施例制造MOSFET的方法的各个阶段的截面图。图14至16示意性地示出了根据本专利技术的第二实施例制造MOSFET的方法的附加阶段的截面图。具体实施例方式以下将參照附图更详细地描述本专利技术。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技木，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形成的半导体衬底和在半导体衬底上已经形成的所有层或区域。根据本专利技术的第一实施例，执行图1至13所示的制造MOSFET的以下步骤。參见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底11、绝缘埋层12和半导体层13。半导体层13的厚度例如约为5nm-20nm，如10nm、15nm,并且,绝缘埋层12的厚度例如约为5nm-30nm,如10nm、15nm、20nm或25nm。半导体衬底11的一部分将用于提供MOSFET的背栅。半导体衬底11材料可为体硅、或SiGe、Ge等IV族半导体材料、或III族-V族化合物半导体(如，神化镓)材料。绝缘埋层12可以是氧化物埋层、氮氧化物埋层或其他的绝缘埋层。半导体层13将用于提供MOSFET的源区和漏区以及沟道区。半导体层13例如由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，神化镓)的半导体材料组成，本实施例中，半导体层13可为单晶Si或SiGe。形成SOI晶片的エ艺是已知的。例如，可以使用SmartCut (称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而有利于使微空腔层两边的部分分离，剥离后包含键合的氧化物表面层的部分作为SOI晶片来使用。通过控制热氧化或沉积的エ艺參数，可以改变SOI晶片的绝缘埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片中包含的半导体层的厚度。在SOI晶片上例如通过溅射或热氧化形成厚度约5nm_20nm的氧化物保护层14，在氧化物保护层14上例如通过溅射形成厚度约30nm-100nm的氮化物保护层15。然后，执行图案化以形成沟槽，如图2所示。该图案化可以包括以下步骤通过包含曝光和显影的光刻エ艺，在氮化物保护层15上形成含有图案的光抗蚀剂掩模16 ;通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，从上至下依次去除氮化物保护层15、氧化物保护层14、半导体层13、绝缘埋层12的暴露部分，并进ー步刻蚀半导体衬底11达一定的深度( 例如20nm-100nm);通过在溶剂中溶解或灰化去除光抗蚀剂掩模16。然后，在半导体结构的整个表面上例如通过溅射沉积氧化物，在沟槽中填充氧化物。通过化学机械平面化(CMP)平整半导体结构的表面。化学机械平面化停止在氮化物保护层15的顶部，从而去除了沟槽外的氧化物。在沟槽内的剩余部分的氧化物形成浅沟槽本文档来自技高网...

【技术保护点】
一种MOSFET，包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅叠层两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区，所述背栅的第二掺杂区与栅叠层自对准。

【技术特征摘要】
1.一种 MOSFET，包括: SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 栅叠层，所述栅叠层位于半导体层上； 源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅叠层两侧； 沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间； 其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区，所述背栅的第二掺杂区与栅叠层自对准。2.根据权利要求1所述的M0SFET，其中所述背栅的掺杂类型与MOSFET的类型相同或相反。3.根据权利要求1所述的M0SFET，其中所述背栅中的掺杂浓度为IxIO1Vcm3至IxlO2ci/3cm ο4.根据权利要求1所述的M0SFET，其中所述背栅的第二掺杂区邻接于所述绝缘埋层。5.根据权利要求1至4中任一项所述的M0SFET，还包括补偿注入区，所述补偿注入区位于所述沟道区下方且嵌于所述背栅的第二掺杂区中。6.根据权利要求5所述的M0SFET，其中所述补偿注入区的掺杂类型与MOSFET的类型相同或相反。7.根据权利要求5所述的M0SFET，其中所述补偿注入区的掺杂浓度比背栅的掺杂浓度低。8.根据权利要求7所述的M0SFET，其中所述补偿注入区中的掺杂浓度为lX1015/cm3至IxlO18/cm3。9.一种制造MOSFET的方法，包括 提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 执行第一次背栅离子注入，在所述半导体衬底中形成背栅的第一掺杂区； 在所述半导...

【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：