互连线结构及互连线结构的形成方法技术

一种互连线结构和互连线结构的形成方法，其中，互连线结构的形成方法包括：提供半导体衬底，所述半导体衬底中形成有半导体器件；在所述半导体衬底上形成导电层；在所述导电层上形成掩模层；在形成掩模层后，在掩模层和导电层中形成沟槽，所述沟槽的深宽比范围大于0.8；在形成沟槽后，沉积金属间介质层，所述金属间介质层覆盖掩模层并填充沟槽，在沟槽内的金属间介质层中具有空气隙。本发明专利技术的导电层上形成掩模层，使得相邻互连线结构之间沟槽的深宽比（沟槽的高度与宽度比）增大，在相邻互连线结构之间形成较大的空气隙，使得相邻互连线之间的介电常数明显减小，显著减小了相邻互连线结构之间的寄生电容，提高了半导体器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及一种。
技术介绍
现有的形成金属互连线结构的方法，包括参照图1，提供半导体衬底100，在所述衬底上形成有介质层101、位于介质层101上的金属层102。参照图2，在金属层102上形成图形化的光刻胶层(未示出)，并以该图形化的光刻胶层为掩模刻蚀金属层102，形成沟槽103，沟槽103两侧的金属层102也就形成了金属互连线。参照图3,沉积金属间介质层104,金属间介质层104填充沟槽103并覆盖金属层102。但是，当半导体工业将工艺技术演进至90nm以下，相邻的金属互连线之间的距离变得越来越小，其间产生的寄生电容越来越大，寄生电容不仅影响芯片的运行速度。为了减轻这种问题，半导体工艺以低介质材料取代例如氧化硅等高介电常数的层间介质层及金属间介质层，以降低相 邻金属互连线之间的寄生电容。但当工艺技术进入32nm以下，该低介质材料所能起到的降低寄生电容的作用不再明显。而且，即使对90nm以上较大工艺节点的技术，现有的将相邻金属互连线之间的沟槽完全填充满金属层间介质层的方法，也无法满足将相邻金属互连线之间的寄生电容尽量降低到最小的技术要求，例如一些射频集成本文档来自技高网...

【技术保护点】
一种互连线结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底中形成有半导体器件；在所述半导体衬底上形成导电层；在所述导电层上形成掩模层；在形成掩模层后，在掩模层和导电层中形成沟槽，所述沟槽的深宽比范围大于0.8；在形成所述沟槽后，沉积金属间介质层，所述金属间介质层覆盖掩模层并填充沟槽，在所述沟槽内的金属间介质层中具有空气隙。

【技术特征摘要】
1.一种互连线结构的形成方法，其特征在于，包括 提供半导体衬底，所述半导体衬底中形成有半导体器件； 在所述半导体衬底上形成导电层； 在所述导电层上形成掩模层； 在形成掩模层后，在掩模层和导电层中形成沟槽，所述沟槽的深宽比范围大于O. 8 ；在形成所述沟槽后，沉积金属间介质层，所述金属间介质层覆盖掩模层并填充沟槽，在所述沟槽内的金属间介质层中具有空气隙。2.如权利要求1所述的形成方法，其特征在于，在形成所述导电层之前，在所述半导体衬底上形成层间介质层。3.如权利要求2所述的形成方法，其特征在于，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。4.如权利要求1所述的形成方法，其特征在于，所述层间介质层的材料为氧化硅。5.如权利要求1所述的形成方法，其特征在于，所述金属间介质层的材料为氧化硅。6.如权利要求1所述的形成方法，其特征在于，所述掩膜层包括硬掩膜层。7.如权利要求1所述的形成方法，其特征在于，所述导电层的材料包括铝或钨。8.如权利要求1所述的形成方...

【专利技术属性】
技术研发人员：李乐，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：