自对准金属互连线的制造方法技术

一种自对准金属互连线的制造方法，包括：提供具有一个以上栅极结构的半导体基底，所述栅极结构由依次位于半导体基底上的栅极层、栅导电层和第一硬掩膜层构成；形成表面高度高于栅极结构的第一光刻胶层；等离子体刻蚀所述第一光刻胶层，暴露第一掩膜层以及部分栅导电层；刻蚀暴露出的部分栅导电层，使其产生凹陷；去除所述第一光刻胶层；在栅极结构两侧形成填充所述凹陷的侧墙；在半导体基底以及栅极结构上形成层间介质层；刻蚀所述层间介质层至半导体基底，在设定位置形成接触孔；在所述接触孔填充金属层，形成金属互连线。所述的方法增大了栅导电层和金属互连线之间绝缘层的厚度，避免了在栅导电层和金属互连线之间发生击穿的现象。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种。技术背景随着超大规模集成电路(ULSI，Ultra Large Scale htegration)的飞速发展，元 件的特征尺寸(Feature Size)不断变小，密度不断增大，集成电路制造工艺变得越来越复 杂和精细，对各步工艺，尤其是光刻工艺，提出了更高的要求。在此情况下，自对准技术因其 可以降低对光刻精度的要求，进而减少形成晶体管所需要的面积而受到广泛的关注。例如 在半导体工艺制造中，常利用一种自对准接触(SAC，self alignment contact)技术形成自 对准接触孔。图1 图4为现有的一种自对准接触孔的制造方法各步骤相应的结构的剖面 示意图。如图1所示，首先提供一具有不同器件结构如场和阱以及源极和漏极(未示出) 的半导体基板100，在所述半导体基板100上形成有多个栅极结构，其中所述栅极结构通过 堆叠的栅极层101、栅导电层102和第一硬掩膜层103形成，所述栅极层101包括依次位于 半导体基板上的栅氧化层和多晶硅栅极，所述栅导电层102材料为与钨、氮化钨和硅化钨 中的一种或者几种的组合。所述第一硬掩膜层103为氮化硅或者氮氧化硅。所述的栅极结 构之间的间距为CD2。随后，在所述形成有栅极结构的半导体基板100上形成侧墙104，所述侧墙104材 料为氮化硅。接着，在所述半导体基板上形成覆盖所述栅极结构以及侧墙的层间介质层 105，所述层间介质层105材料的主要成分是氧化硅。如图2所示，在所述层间介质层105上形成光刻胶层106并通过曝光，显影所述光 刻胶层形成开口，所述的光刻胶开口的宽度为CDljn图2所示，所述的CDl大于所述CD2， 这是由于CD2的尺寸过小，按照现有的技术无法很好的控制曝光，显影的工艺形成CD2尺寸 的光刻胶开口，但是，通过随后的自对准工艺，利用光刻胶层106为掩膜，依然可以在栅极 结构之间形成间距为⑶2的接触孔。如图3所示，以光刻胶层106为掩膜，采用各向异性刻蚀所述层间介质层105形成 接触孔107，随后，如图4所示，在所述接触孔107中填充金属层108，形成金属互连线，用于 电连接源极或者漏极。所述的刻蚀工艺的关键在于刻蚀剂对层间介质层和第一硬掩膜层以 及侧墙的刻蚀选择比，选择对层间介质层的刻蚀速率远大于对第一掩膜层和侧墙的刻蚀速 率的刻蚀剂，就可以在栅极结构之间形成间距为CD2的接触孔，然而，所述的刻蚀剂对第一 掩膜层和侧墙终归会有一定的刻蚀速率，因此，会有部分第一掩膜层和侧墙作为牺牲层，因 此，形成的接触孔的形状如附图2所示。由于部分侧墙和部分第一掩膜层被刻蚀掉，导致第 一掩膜层和栅导电层的界面位置侧墙的厚度最小，形成金属互连线层之后，金属互连线层 和栅导电层之间的间隙的厚度过小，就会导致金属互连线与栅导电层之间发生击穿，从而 导致半导体器件在使用过程中产生漏电流。
技术实现思路
因此，本专利技术提供一种，以解决现有自对准金属互 连线的制造方法中形成的金属互连线与栅导电层和栅极层之间的最小距巨离过小的问题。本专利技术提供的一种，包括提供具有一个以上栅极结构的半导体基底，所述栅极结构由依次位于半导体基底 上的栅极层、栅导电层和第一硬掩膜层构成；在所述半导体基底以及栅极结构上形成表面高度高于栅极结构的第一光刻胶 层；等离子体刻蚀所述第一光刻胶层，暴露第一掩膜层以及部分栅导电层；刻蚀暴露出的部分栅导电层，使其产生凹陷；去除所述第一光刻胶层；在栅极结构两侧形成侧墙，所述侧墙填充所述凹陷；在半导体基底以及栅极结构上形成层间介质层；在所述层间介质层上形成光刻胶图案层，所述光刻胶图案层的开口与栅极结构之 间欲形成金属互连线的位置对应，并且开口的宽度大于栅极结构之间的间距；以所述光刻胶图案层为掩膜刻蚀所述层间介质层至半导体基底，形成接触孔在所述接触孔填充金属层，形成金属互连线。可选的，所述栅极层包括依次位于半导体基板上的栅氧化层和多晶硅栅，所述多 晶硅栅的厚度为600埃至1000埃。可选的，暴露出的部分栅导电层的厚度为150埃至400埃。可选的，所述栅导电层为钨、氮化钨和硅化钨中的一种或者几种的组合，厚度为 800埃至1200埃。可选的，所述第一硬掩膜层为氮化硅或者氮氧化硅，厚度为1800埃至2200埃。可选的，刻蚀暴露出的部分栅导电层的工艺中选用的刻蚀剂对第一光刻胶层和第 一掩膜层的刻蚀速率为0。可选的，刻蚀暴露出的部分栅导电层的工艺包括采用含有HF的溶液清洗所述栅 导电层；采用含有氨水，双氧水和去离子水的刻蚀剂刻蚀所述栅导电层。可选的，第一光刻胶层的表面比栅极结构的表面高500至1000埃。本专利技术所述的方法在第一掩膜层和栅导电层界面处产生凹陷，并在随后的工艺中 用侧墙填充所述凹陷，增大了栅导电层和金属互连线之间绝缘层的厚度，避免了在栅导电 层和金属互连线之间发生击穿的现象。而且，由于所述的凹陷面积比较小，也不会对所述栅 导电层的导电性能产生影响。附图说明图1至图4为现有相应结构的剖面示意图5至图11为本专利技术相应结构的剖面示意图12为刻蚀所述栅导电层产生凹陷的扫描电子显微镜图。具体实施方式本实施例首先提供具有一个以上栅极结构的半导 体基底，所述栅极结构由依次位于半导体基底上的栅极层、栅导电层和第一硬掩膜层构成， 之后在所述半导体基底以及栅极结构上形成表面高度高于栅极结构的第一光刻胶层；再 等离子体刻蚀所述第一光刻胶层，暴露第一掩膜层以及部分栅导电层；刻蚀暴露出的部分 栅导电层，使其产生凹陷；去除所述第一光刻胶层；在栅极结构两侧形成侧墙；通过上述工 艺，在第一掩膜层和栅导电层的界面位置，侧墙会填充刻蚀栅导电层产生的凹陷，因此，第 一掩膜层和栅导电层的界面位置侧墙的厚度大于其它位置的厚度，这就使形成接触孔之 后，第一掩膜层和栅导电层的界面位置，栅导电层与金属层之间的间距增大，从而避免在栅 导电层和金属层之间发生击穿现象，避免漏电流的产生。为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术 的具体实施方式做详细的说明。如图5所示，首先提供一具有不同器件结构如场和阱以及源极和漏极(未示出) 的半导体基板200，在所述半导体基板200上形成有多个栅极结构，其中所述栅极结构由堆 叠的栅极层201、栅导电层202和第一硬掩膜层203构成，所述栅极层201包括依次位于半 导体基板200上的栅氧化层和多晶硅栅，所述的多晶硅栅的厚度例如为600埃至1000埃， 所述栅导电层202材料为与钨、氮化钨和硅化钨中的一种或者几种的组合，厚度例如为800 埃至1200埃，所述第一硬掩膜层203为氮化硅，厚度例如为1800埃至2200埃。所述的栅极结构之间的间距为⑶2。参考附图6所示，在所述半导体基底200以及栅极结构上形成表面高度高于栅极结构 的第一光刻胶层210，形成所述第一光刻胶层的工艺例如为旋涂工艺，所书述第一光刻胶层210 完全覆盖半导体基底200以及栅极结构和栅极结构之间的空隙，优选的，所述第一光刻胶层的 表面高于栅极结构的上表面500至1000埃，主要为了保证第一光刻胶层表面的平坦性。参考附图7所示，采用各向同性的刻蚀工艺，等离子体刻蚀所述第一光刻胶层 210，直至暴露第一掩膜层203以及部分栅导电层202，形本文档来自技高网...

【技术保护点】
一种自对准金属互连线的制造方法，其特征在于，包括：提供具有一个以上栅极结构的半导体基底，所述栅极结构由依次位于半导体基底上的栅极层、栅导电层和第一硬掩膜层构成；在所述半导体基底以及栅极结构上形成表面高度高于栅极结构的第一光刻胶层；等离子体刻蚀所述第一光刻胶层，暴露第一掩膜层以及部分栅导电层；刻蚀暴露出的部分栅导电层，使其产生凹陷；去除所述第一光刻胶层；在栅极结构两侧形成侧墙，所述侧墙填充所述凹陷；在半导体基底以及栅极结构上形成层间介质层；在所述层间介质层上形成光刻胶图案层，所述光刻胶图案层的开口与栅极结构之间欲形成金属互连线的位置对应，并且开口的宽度大于栅极结构之间的间距；以所述光刻胶图案层为掩膜刻蚀所述层间介质层至半导体基底，形成接触孔；在所述接触孔填充金属层，形成金属互连线。

【技术特征摘要】

【专利技术属性】
技术研发人员：邹立，罗飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31