一种FPGA六长线及其斜向互连开关的测试方法技术

本发明专利技术公开了一种配置次数尽可能少的基于Virtex架构的FPGA六长线及其斜向互连开关的测试方法，该方法以移位寄存器链模式测试FPGA电路的六长线，可以测试6根为一组的同方向的六长线的任意2根信号之间的桥接故障；总计采用八次配置，故障定位即可精确到具体的唯一确定的CLB对应的斜向开关或六长线。通过Blockram的初始配置，简化了测试流程，便于用户操作；故障定位准确，采用八次配置，故障定位即可精确到具体的唯一确定的CLB对应的斜向开关或六长线；测试覆盖率高，除六长线及其斜向开关之外还100％覆盖了中部六长线与单长线之间的连接开关。

【技术实现步骤摘要】

本专利技术涉及一种基于Virtex架构的FPGA测试方法，特别是仅用八次配置完成的 FPGA六长线及其部分开关的测试方法。
技术介绍
现场可编程门阵列(FPGA)的用户可编程性、低开发成本以及短研发周期等性质使它成为实现现代电路和系统的一种重要技术。在FPGA芯片中，布线资源占芯片面积的 60%以上，并且随着器件规模增大，互连资源也越来越复杂，其出现故障的可能性很大，所以互连资源测试非常重要。目前，国内外公知的FPGA布线开关测试技术大部分均着眼于单长线的布线开关， 而Virtex系列/SpartanII系列的FPGA除单长线布线开关外，配合六长线、长线、三态控制 /数据线等，共同构成了结构复杂、层次分明的系统化的布线资源；其中六长线的存在在一定程度上缩短了 FPGA阵列内部逻辑单元之间的连接线级数，从而对提高FPGA布线效率，增大FPGA用户程序主频，降低FPGA用户程序占用面积等方面非常有益。因此对该系列芯片的六长线资源测试意义重大。FPGA器件的测试简单说来就是把FPGA器件配置成相应的测试电路，用多次配置来覆盖所有的资源，然后施加测试向量。如此一来，FPGA产品的测试工作中，配置码的数量则成为影响测试周期的关键参数。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，开发一种配置次数尽可能少的基于 Virtex架构的FPGA六长线及其斜向互连开关的测试方法。该方法测试资源可控性强确保每根六长线的连线与斜向开关均被测试到；可复用性强适用于所有基于Virtex架构的 FPGA ；发生故障时定位准确，且可以覆盖同一 CLB内部12根为一组的六长线所有的故障类型，包括固定型故障的开路与短路、以及桥接类故障的与、或、异或、异或非、与非、或非。按照本专利技术提供的技术方案，所述FPGA六长线及其斜向互连开关的测试方法为 八次配置完成基于Virtex架构的FPGA六长线及其斜向开关的测试，第一次配置包括如下步骤11)由西侧顶部的两个Blockram以只读模式，依地址计数器的结果输出6根DO信号，连入第一组CLB中；12)第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号分别经由第一组CLB对应的OMUX输出；初始的第一组CLB为FPGA第一行第一列的CLB ；13)第一组CLB输出的6根信号经OMUX连入垂直南部六长线，并在第一组CLB南方间隔三行处的同列CLB的布线开关中，经垂直中部六长线转向水平东部六长线，垂直中部与水平东部六长线间的斜向开关选通；14)在第一组CLB东南方间隔三行三列处的CLB的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部与垂直北部六长线间的斜向开关选通；15)在第一组CLB东侧间隔三列处的CLB的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部转向水平西部六长线间的斜向开关选通；16)最终，6根信号经水平六长线由第一组CLB东侧间隔三列处的CLB的布线开关返回第一组CLB的布线开关；然后选通水平中部六长线与南部单长线之间的联通开关，信号进入第一组CLB南方间隔一行处的CLB中；17)在第一组CLB南方间隔一行处的CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由所述第一组CLB南方间隔一行处的CLB对应的OMUX输出；18)将所述第一组CLB南方间隔一行处的CLB视为第一组CLB，然后按照步骤 12) 17)循环进行直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进行；19)将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，6根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这6根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；步骤13)中所述垂直南部六长线是指为某一 CLB对应的布线开关中的6组六长线之一组，其余五组分别为垂直中部六长线、垂直北部六长线、水平东部六长线、水平中部六长线、水平西部六长线；步骤15)中列与列之间的连接方式为首尾相接，其蛇形测试通路按顺序覆盖所有 CLB的六长线及其斜向开关，除用作六长线驱动的CLB外；第二次配置包括如下步骤21)由西侧顶部的两个Blockram以只读模式，依地址计数器的结果输出6根DO信号，连入第一组CLB中；22)第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号分别经由第一组CLB对应的OMUX输出；初始的第一组CLB为FPGA第一行第一列的CLB ；23)第一组CLB输出的6根信号经OMUX连入水平东部六长线，并在第一组CLB东方间隔三列处的同行CLB的布线开关中，经水平中部六长线转向垂直南部六长线，水平中部与垂直南部六长线间的斜向开关选通；24)在第一组CLB东南方间隔三行三列处的CLB的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部与水平西部六长线间的斜向开关选通；25)在第一组CLB南侧间隔三行处的CLB的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部转向垂直北部六长线间的斜向开关选通；26)最终，6根信号经垂直六长线由第一组CLB南侧间隔三行处的CLB的布线开关返回第一组CLB的布线开关；然后选通垂直中部六长线与东部单长线之间的联通开关，信号进入第一组CLB东方间隔一列处的CLB中；27)在第一组CLB东方间隔一列处的CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由所述第一组CLB东方间隔一列处的CLB对应的OMUX输出；28)将所述第一组CLB东方间隔一列处的CLB视为第一组CLB，然后按照步骤 22) 27)循环进行直至第一行结束，然后转入下一行，行与行之间采用蛇形通路进行；29)将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，6根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这6根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；第三次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为西侧底部，其余步骤依照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、 原点，改为原点、北部、东北、东部、原点；第四次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧底部，其余步骤依照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、 原点，改为原点、北部、西北、西部、原点；第五次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧顶部，其余步骤依照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、 原点，改为原点、南部、西南、西部、原点；第六次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为西侧底部，其余步骤依照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、 原点，改为原点、东部、东北、北部、原点；第七次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧底部，其余步骤依照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、 原点，改为原点、西部、西北、北部本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：于大鑫，徐彦峰，陈诚，季正凯，李晓磊，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：