双镶嵌结构制作方法技术

一种双镶嵌结构制作方法，包括：在基底上依次形成第一介电材料层和第二介电材料层，其中，所述第二介电材料层覆盖所述第一介电材料层，且所述第二介电材料的硬度大于所述第一介电材料的硬度；分别在所述第一介电材料层和所述第二介电材料层中，形成沟槽和管孔，并在所述沟槽和所述管孔中沉积金属材料；去除多余的金属材料的同时，去除所述第二介电材料层，使所述第一介电材料层表面具有低厚度的所述第二介电材料层或不具有所述第二介电材料层。本发明专利技术在不增加工艺复杂度的情况下，减小硬度小的第一介电材料层被刮伤或磨损的几率，保证了器件不仅具有良好的介电性能，还具有高稳定性、高产品良率以及良好的传输性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，尤其是涉及双镶嵌结构的制作方法。
技术介绍
在超大规模集成电路工艺中，随着元件的微型化以及集成度的增加，电路中导线 的数目不断地增多，导线中的电阻(R)及电容(C)所产生的寄生效应造成了严重的传输延 迟(RC Delay)。为了降低传输延迟，人们在减小电阻和降低寄生电容方面，都进行了研究和 改进，例如，由于金属铜具有高熔点、低电阻及高抗电子迁移的能力，目前多数采用金属铜 取代过去常用的金属铝。然而，由于工艺上和导线电阻的限制，通过几何上的改变来进一步 降低寄生电容值几乎很难，因此，在制作集成电路多层导线的过程中，人们越来越多地通过 采用各种具有低介电常数(Low k)的材料，以实现寄生电容值的降低。在制作集成电路多层导线时，通常采用的是双镶嵌结构(DualDamascene)。双镶嵌 结构的制作方法大概可包括首先，参考图1，在半导体基底100上提供介电层101，并对介 电层101进行刻蚀，定义出沟槽102及管孔103 ；接着，参考图2，形成金属阻挡层104，例如 氮化钽(TaN)等，以防止金属扩散；接着，参考图3，沉积金属105;然后，参考图4，去除本文档来自技高网...

【技术保护点】
一种双镶嵌结构制作方法，包括：在基底上依次形成第一介电材料层和第二介电材料层，其中，所述第二介电材料层覆盖所述第一介电材料层，且所述第二介电材料的硬度大于所述第一介电材料的硬度；分别在所述第一介电材料层和所述第二介电材料层中，形成沟槽和管孔，并在所述沟槽和所述管孔中沉积金属材料；去除多余的金属材料的同时，去除所述第一介电材料层表面部分或全部的所述第二介电材料层。

【技术特征摘要】

【专利技术属性】
技术研发人员：周鸣，牛孝昊，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]