双镶嵌结构制作方法技术

一种双镶嵌结构制作方法，包括：在基底上依次形成第一介电材料层和第二介电材料层，其中，所述第二介电材料层覆盖所述第一介电材料层，且所述第二介电材料的硬度大于所述第一介电材料的硬度；分别在所述第一介电材料层和所述第二介电材料层中，形成沟槽和管孔，并在所述沟槽和所述管孔中沉积金属材料；去除多余的金属材料的同时，去除所述第二介电材料层，使所述第一介电材料层表面具有低厚度的所述第二介电材料层或不具有所述第二介电材料层。本发明专利技术在不增加工艺复杂度的情况下，减小硬度小的第一介电材料层被刮伤或磨损的几率，保证了器件不仅具有良好的介电性能，还具有高稳定性、高产品良率以及良好的传输性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，尤其是涉及双镶嵌结构的制作方法。
技术介绍
在超大规模集成电路工艺中，随着元件的微型化以及集成度的增加，电路中导线 的数目不断地增多，导线中的电阻(R)及电容(C)所产生的寄生效应造成了严重的传输延 迟(RC Delay)。为了降低传输延迟，人们在减小电阻和降低寄生电容方面，都进行了研究和 改进，例如，由于金属铜具有高熔点、低电阻及高抗电子迁移的能力，目前多数采用金属铜 取代过去常用的金属铝。然而，由于工艺上和导线电阻的限制，通过几何上的改变来进一步 降低寄生电容值几乎很难，因此，在制作集成电路多层导线的过程中，人们越来越多地通过 采用各种具有低介电常数(Low k)的材料，以实现寄生电容值的降低。在制作集成电路多层导线时，通常采用的是双镶嵌结构(DualDamascene)。双镶嵌 结构的制作方法大概可包括首先，参考图1，在半导体基底100上提供介电层101，并对介 电层101进行刻蚀，定义出沟槽102及管孔103 ；接着，参考图2，形成金属阻挡层104，例如 氮化钽(TaN)等，以防止金属扩散；接着，参考图3，沉积金属105;然后，参考图4，去除沟槽 区域之外的金属。其中，对应于先形成沟槽后形成管孔，或是先形成管孔后形成沟槽，双镶 嵌结构的制作方法又可分为沟槽优先(Trench First)、或者管孔优先(Via first) 0目前，在制作所述介电层的过程中，使用最为广泛的具有低介电常数的介电材料 为黑钻石材料(BD，Black Diamond) 0 BD是一种基于化学气相沉积碳掺杂氧化硅的低介电 常数材料，其介电常数k的范围根据碳的掺杂量而变化。然而，一般而言，具有低介电常数 的介电材料多为组织松散的多孔性材质，硬度较低。在BD中，掺杂碳的比例越多，BD的介 电常数即k值就越低，但其硬度相应地也就越低，例如，k值为2. 7的BD的硬度要低于k值 为3. 0的BD的硬度，因此，当具有低介电常数的BD层承受到外力时，例如进行化学机械研 磨工艺时，研磨剂的颗粒会在BD表面形成擦刮的痕迹，从而有可能导致金属导线间出现短 路等现象，进而影响器件的性能。申请号为02108497. 1、名称为“在具有金属图案的半导体基底形成堆叠式介电层的 方法”中公开了一种制作介电层的方法，通过在半导体基底表面形成第一介电层，以及在所述 第一介电层上方形成第二介电层，所述第二介电层的介电常数大于上述第一介电层的介电常 数，所述第二介电层的硬度大于所述第一介电层的硬度且所述第二介电层的厚度小于所述第 一介电层的厚度，重复所述第一介电层和第二介电层的多次堆叠，形成了具有高介电常数的 介电层，从而，避免了在后续的回火过程中，介电层中所产生的出气现象与破裂。然而，上述方法形成堆叠的介电层结构，导致介电常数增加，使得寄生电容值升 高，影响了器件的传输性能。
技术实现思路
本专利技术解决的技术问题是具有低介电常数然而硬度较低的介电材料形成介电层时，其表面会形成擦刮的痕迹，影响器件的性能。为解决上述技术问题，本专利技术提供一种，包括在基底上依次 形成第一介电材料层和第二介电材料层，其中，所述第二介电材料层覆盖所述第一介电材 料层，且所述第二介电材料的硬度大于所述第一介电材料的硬度；分别在所述第一介电材 料层和所述第二介电材料层中，形成沟槽和管孔，并在所述沟槽和所述管孔中沉积金属材 料；去除多余的金属材料的同时，去除所述第一介电材料层表面部分或全部的所述第二介 电材料层。与现有技术相比，本专利技术具有以下优点在不增加工艺复杂度的情况下，减小硬度 小的第一介电材料层被刮伤或磨损的几率；保证器件不仅具有良好的介电性能，还具有高 稳定性、高产品良率以及良好的传输性能。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按 实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1至图4是现有技术中的剖面结构示意图；图5是本专利技术一种实施方式的流程示意图；图6是图5所示步骤Sl 一种实施方式的流程示意图；图7至图11分别是图6所示步骤Sll-步骤S15 —种实施方式的剖面结构示意 图；图12是图5所示步骤S2 —种实施方式的流程示意图；图13至图15是图12所示步骤S201 —种实施方式的剖面结构示意图；图16是图12所示步骤S202 —种实施方式的剖面结构示意图；图17至图19是图12所示步骤S203 —种实施方式的剖面结构示意图；图20是图12所示步骤S204 —种实施方式的剖面结构示意图；图21是图12所示步骤S205 —种实施方式的剖面结构示意图；图22是图5所示步骤S3 —种实施方式的剖面结构示意图。具体实施例方式在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况 下做类似推广，因此本专利技术不受下面公开的具体实施的限制。其次，本专利技术利用示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应 限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。本专利技术提供了一种，在同一个反应室中，依次在基底材料层 上形成两层具有不同硬度的介电材料层，使硬度大的第二介电材料层覆盖硬度小且具有低 介电常数的第一介电材料层，然后，在去除多余金属的步骤中，去除第二介电材料层的全部 或大部分，保留硬度小且具有低介电常数的所述第一介电材料层以作为介电层，从而在不4增加工艺复杂度的情况下，减小硬度小的第一介电材料层被刮伤或磨损的几率；并且由于 介电层包括具有极少甚至没有第二介电材料层部分，因此，能够通过选用具有较低介电常 数的第一介质材料以获得具有较低介电常数的介电层，从而保证器件不仅具有良好的介电 性能，还具有高稳定性、高产品良率以及良好的传输性能。下面结合附图和具体实施例，对本专利技术的实施方式进行进一 步说明。参考图5，在本专利技术的一种实施方式中，至少可包括步骤 Si,在基底上依次形成第一介电材料层和第二介电材料层，其中，所述第二介电材料层覆 盖所述第一介电材料层，且所述第二介电材料的硬度大于所述第一介电材料的硬度；步骤 S2，分别在所述第一介电材料层和所述第二介电材料层中，形成沟槽和管孔，并在所述沟槽 和所述管孔中沉积金属材料；步骤S3，去除多余的金属材料时，同时去除所述第一介电材 料层表面部分或全部的所述第二介电材料层。具体来说，参考图6，步骤Sl可包括步骤S11，提供半导体衬底；步骤S12，在所述 半导体衬底上表面形成金属布线层；步骤S13，在所述金属布线层上形成阻挡层；步骤S14， 在所述阻挡层上表面形成第一介电材料层；步骤S15，在同一反应室中，在所述第一介电材 料层上表面，形成覆盖所述第一介电材料层的第二介电材料层，所述第二介电材料层的硬 度大于所述第一介电材料层的硬度。其中，参考图7，在步骤Sll中，所提供的半导体衬底200可为多层基片(例如，具 有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部本文档来自技高网...

【技术保护点】
一种双镶嵌结构制作方法，包括：在基底上依次形成第一介电材料层和第二介电材料层，其中，所述第二介电材料层覆盖所述第一介电材料层，且所述第二介电材料的硬度大于所述第一介电材料的硬度；分别在所述第一介电材料层和所述第二介电材料层中，形成沟槽和管孔，并在所述沟槽和所述管孔中沉积金属材料；去除多余的金属材料的同时，去除所述第一介电材料层表面部分或全部的所述第二介电材料层。

【技术特征摘要】

【专利技术属性】
技术研发人员：周鸣，牛孝昊，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]