集成电路静电释放保护电路及其制造方法技术

本发明专利技术公开了一种集成电路静电释放保护电路及其制造方法，该保护电路包括共用同一衬底的GGMOS和至少1个硅通孔，所述硅通孔设置于GGMOS周围的衬底中。本发明专利技术的集成电路静电释放保护电路中，ESD产生时，由于ESD电流的存在，会在GGMOS上产生热量，利用设置于GGMOS周围的衬底中的硅通孔，便可以实现对GGMOS进行更快更好的散热，从而避免热对GGMOS的损伤，延长了静电释放保护电路的使用寿命，同时硅通孔的排列方式也可以实现对GGMOS的开启电压进行调节。本发明专利技术同时减小了GGMOS的尺寸，从而当ESD发生时，可以使得整个GGMOS的全部区域完全开启，提高了GGMOS的利用率。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，特别涉及一种。
技术介绍
ESD(Electro-Static discharge,静电放电)是一种电荷的快速中和过程。由于静电电压很高，ESD会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭ESD的损害，ESD保护电路同时的设计于集成电路中，以防止集成电路因受到ESD而损坏。在CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)技术中，NM0S(N-Metal-0xide-Semiconductor,N型金属氧化物半导体)器件包含有寄生的·横向npn三极管。目前，经常采用GGNMOS (Gate Grounded NMOS,栅极接地N型金属氧化物半导体)作为静电释放保护电路，如果GGNMOS的寄生三极管具有处理大电流的能力，则在snapback(回跳)状态下，GGNMOS可以泄放掉大的ESD电流。如图I所示，为GGNMOS结构示意图。该GGNMOS的P型衬底la、栅极3a和源极4a均接地，漏极2a与集成电路中的被保护电路连接。在集成电路正常工作情况下，GGNMO本文档来自技高网...

【技术保护点】
一种集成电路静电释放保护电路，其特征在于：包括共用同一衬底的GGMOS和至少1个硅通孔，所述硅通孔设置于GGMOS周围的衬底中。

【技术特征摘要】

【专利技术属性】
技术研发人员：甘正浩，张莉菲，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：