阵列基板及其制作方法、显示装置制造方法及图纸

本发明专利技术涉及显示技术领域，提供了一种阵列基板，包括：栅线、数据线及栅线和数据线交叉定义的像素单元，每个像素单元包括：第一薄膜晶体管，还包括：第二薄膜晶体管，所述第二薄膜晶体管与所述第一薄膜晶体管共用栅极及有源层，用于在第一薄膜晶体管的沟道处形成一开启电压，与所述栅极提供的开启电压共同开启第一薄膜晶体管的沟道。本发明专利技术还公开了上述阵列基板的制作方法及包括上述阵列基板的显示装置。本发明专利技术通过第二薄膜晶体管为第一薄膜晶体管的沟道提了开启电压，即与第一薄膜晶体管的栅极一起形成第一薄膜晶体管的双驱动电压，使栅线提供的开启电压在相对较低的情况下也能开启第一薄膜晶体管的沟道，从而降低了功耗。

【技术实现步骤摘要】

本专利技术涉及显示
，特别涉及一种阵列基板及其制作方法、显示装置。
技术介绍
现有技术的阵列基板包括栅线、数据线及栅线和数据线交叉定义的像素单元，每个像素单元包括薄膜晶体管(Thin Film Transistor, TFT)、像素电极和公共电极,且每个像素单元只有一个TFT。该TFT的源极连接数据线，漏极连接像素电极，栅极由栅线驱动以开启TFT沟道，使数据线上的电压信号通过TFT施加至像素电极上。开启TFT沟道时通常需要较大的栅电极开启电压，以保证沟道处的充电电流和充电率，从而使得功耗上升
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是如何降低开启TFT时所需的功耗。(二)技术方案为解决上述技术问题，本专利技术提供了一种阵列基板，包括栅线、数据线及栅线和数据线交叉定义的像素单元，每个像素单元包括第一薄膜晶体管，每个像素单元还包括第二薄膜晶体管，所述第二薄膜晶体管与所述第一薄膜晶体管共用栅极及有源层，所述第二薄膜晶体管用于在第一薄膜晶体管的沟道处形成一开启电压，与所述栅极提供的开启电压共同开启第一薄膜晶体管的沟道。其中，所述第二薄膜晶体管的源漏电极层与所述第一薄膜晶体管的源漏电极层之间设有绝缘间隔层，所述第二薄膜晶体管的源极连接所述栅线及所述有源层，第二薄膜晶体管的漏极连接所述有源层，且位于所述第一薄膜晶体管的沟道区域。其中，所述绝缘间隔层覆盖整个阵列基板，所述第二薄膜晶体管的源极通过穿过所述绝缘间隔层、有源层和栅绝缘层的第一过孔连接所述有源层和所述栅线，所述第二薄膜晶体管的漏极通过穿过所述绝缘间隔层的第二过孔连接所述有源层。其中，穿过所述绝缘间隔层、有源层和栅绝缘层的第一过孔为阶梯孔，穿过所述绝缘间隔层的孔的直径大于穿过有源层和栅绝缘层的孔的直径。其中，所述绝缘间隔层覆盖的区域对应为所述第二薄膜晶体管的漏极的与所述第一薄膜晶体管的源极、漏极及第一薄膜晶体管的源极和漏极之间的沟道重叠的区域，所述第二薄膜晶体管的源极通过穿过所述有源层和栅绝缘层的第一过孔连接所述栅线。其中，还包括与栅线同层的公共电极线，所述第二薄膜晶体管的源漏电极层与所述第一薄膜晶体管的源漏电极层之间设有绝缘间隔层，所述第二薄膜晶体管的源极连接所述公共电极线和所述有源层，所述第二薄膜晶体管的漏极连接所述有源层，且位于所述第一薄膜晶体管的沟道区域。其中，所述绝缘间隔层覆盖整个阵列基板，所述第二薄膜晶体管的源极通过穿过所述绝缘间隔层的第三过孔连接所述有源层，且通过穿过所述绝缘间隔层及栅绝缘层的第一过孔连接所述公共电极线，所述第二薄膜晶体管的漏极通过穿过所述绝缘间隔层的第二过孔连接所述有源层。其中，所述绝缘间隔层覆盖的区域对应为所述第二薄膜晶体管的漏极的与所述第一薄膜晶体管的源极、漏极及第一薄膜晶体管的源极和漏极之间的沟道重叠的区域，所述第二薄膜晶体管的源极通过穿过所述栅绝缘层的第一过孔连接所述公共电极线。其中，所述第二薄膜晶体管上方还覆盖有钝化层。本专利技术还提供了一种阵列基板制作方法，包括以下步骤在基板上形成包括栅线、栅极、栅绝缘层及有源层的图形；形成包括数据线、第一源极及第一漏极的图形，以形成第一薄膜晶体管； 形成绝缘间隔层；形成包括第二源极、第二漏极的图形，以形成第二薄膜晶体管，使所述第二薄膜晶体管与所述第一薄膜晶体管共用栅极及有源层，第二漏极位于所述第一源极及第一漏极之间的沟道的上方。其中，在形成绝缘间隔层时，使所述绝缘间隔层覆盖的区域对应为所述第二漏极与所述第一源极、第一漏极及第一源极和第一漏极之间的沟道重叠的区域，在形成所述绝缘间隔层之后第二薄膜晶体管之前还包括在所述栅绝缘层和有源层上位于所述第二源极的区域内形成第一过孔使暴露出所述栅线。其中，形成绝缘间隔层覆盖整个基板，同时还包括在所述绝缘间隔层上位于所述第二源极的区域内形成第一过孔使暴露出所述栅线，位于所述第二漏极的区域内形成第二过孔使暴露出所述有源层。其中，在形成栅线的同时，还包括形成公共电极线。其中，在形成绝缘间隔层时，使所述绝缘间隔层覆盖的区域对应为所述第二漏极与所述第一源极、第一漏极及第一源极和第一漏极之间的沟道重叠的区域，在形成绝缘间隔层后，形成所述第二薄膜晶体管之前，在所述栅绝缘层上位于所述第二源极的区域内形成第一过孔使暴露出所述公共电极线。其中，形成绝缘间隔层覆盖整个基板，同时还包括在所述绝缘间隔层上位于所述第二源极的区域内形成第一过孔使暴露出所述公共电极线，在所述绝缘间隔层上位于所述第二漏极的区域内形成第二过孔使暴露出所述有源层，在所述绝缘间隔层上位于所述第二源极的区域内形成第三过孔使暴露出所述有源层。本专利技术还提供了一种显示装置，包括上述任一项所述的阵列基板。(三)有益效果本专利技术通过第二薄膜晶体管为第一薄膜晶体管的沟道提了开启电压，即与第一薄膜晶体管的栅极一起形成第一薄膜晶体管的双驱动电压，使栅线提供的开启电压在相对较低的情况下也能开启第一薄膜晶体管的沟道，从而降低了功耗。附图说明图I是本专利技术实施例I的一种阵列基板平面结构示意图；图2是本专利技术实施例I的另一种阵列基板平面结构示意图；图3是图I或图2中沿A-A向的剖面图4是本专利技术实施例2的一种阵列基板平面结构示意图；图5是本专利技术实施例2的另一种阵列基板平面结构示意图。具体实施例方式本专利技术的阵列基板包括栅线、数据线及栅线和数据线交叉定义的像素单元。每个像素单元包括第一薄膜晶体管及像素电极。第一薄膜晶体管的栅极连接栅线，源极连接数据线，漏极连接像素电极。栅线驱动栅极以开启第一薄膜晶体管的沟道，使数据线上的电压信号通过第一薄膜晶体管施加至像素电极上，以显示画面。但开启第一薄膜晶体管沟道时通常需要较大的栅电极开启电压，以保证沟道处的充电电流和充电率，从而使得功耗上升。为解决此问题，本专利技术的阵列基板上还包括第二薄膜晶体管，该第二薄膜晶体管与第一薄膜晶体管共用栅极及有源层，在栅线驱动栅极时，用于在第一薄膜晶体管的沟道处形成一开启电压，与栅极提供的开启电压共同开启第一薄膜晶体管的沟道。由于第二薄膜晶体管 和第一薄膜晶体管的共同作用，使栅线提供的开启电压在相对较低的情况下也能开启第一薄膜晶体管的沟道，从而降低了功耗。下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。实施例I本实施例的阵列基板结构如图1、2和3所示，包括栅线I、数据线2及栅线I和数据线2交叉定义的像素单元。每个像素单元包括第一薄膜晶体管及像素电极8。第一薄膜晶体管的栅极(图中未示出)连接栅线(本实施例中第一薄膜晶体管的栅极与栅线I为一体，即栅线1，也可以是位于栅线一侧，与栅线I 一体形成的凸起)，源极4连接数据线2，漏极5连接像素电极8。如图3所示，栅极上方依次为栅绝缘层12和有源层3。有源层3上为源极4、漏极5及源极4和漏极5之间形成的沟道(本实施例的第一薄膜晶体管为底栅型结构，若是顶栅型，则栅极下方依次为栅绝缘层12和有源层3。有源层3下方为源极4、漏极5及源极4和漏极5之间形成的沟道)。本实施例中，还包括第二薄膜晶体管。第二薄膜晶体管的漏极7位于第一薄膜晶体管的沟道上方(本实施例的第一薄膜晶体管为底栅型结构，若是顶栅型，则第二薄膜晶体管的漏极7位于第一薄膜晶体管的沟道下方)本文档来自技高网...

【技术保护点】
一种阵列基板，包括：栅线、数据线及栅线和数据线交叉定义的像素单元，每个像素单元包括：第一薄膜晶体管，其特征在于，每个像素单元还包括：第二薄膜晶体管，所述第二薄膜晶体管与所述第一薄膜晶体管共用栅极及有源层，所述第二薄膜晶体管用于在第一薄膜晶体管的沟道处形成一开启电压，与所述栅极提供的开启电压共同开启第一薄膜晶体管的沟道。

【技术特征摘要】

【专利技术属性】
技术研发人员：张弥，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：