半导体结构及其制造方法技术

本发明专利技术公开了一种半导体结构及其制造方法。半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区与电阻。第一掺杂区具有第一导电型。第二掺杂区具有相反于第一导电型的第二导电型。第三掺杂区具有第一导电型。第一掺杂区与第三掺杂区是通过第二掺杂区互相分开。电阻耦接于第二掺杂区与第三掺杂区之间。阳极被耦接至第一掺杂区。阴极被耦接至第三掺杂区。

【技术实现步骤摘要】

本专利技术是有关于，特别是有关于静电放电防护电路。
技术介绍
静电放电(ESD)是不同物体与静电电荷累积之间静电电荷转移的现象。ESD发生的时间非常的短暂，只在几个纳米秒的程度之内。ESD事件中产生非常高的电流，且电流值通常是几安培。因此，一旦ESD产生的电流流过半导体集成电路，半导体集成电路通常会被损坏。故当半导体集成电路中产生高压(HV)静电电荷时，电源线之间的ESD防护装置必须提供放电路径以避免半导体集成电路受到损坏
技术实现思路
本专利技术是有关于。半导体结构的操作效能佳，且制造成本低。依照本专利技术的一个实施例，提供了一种半导体结构，该半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区与电阻；第一掺杂区具有第一导电型；第二掺杂区具有相反于第一导电型的第二导电型；第三掺杂区具有第一导电型；第一掺杂区与第三掺杂区是通过第二掺杂区互相分开；电阻耦接于第二掺杂区与第三掺杂区之间；阳极被耦接至第一掺杂区；阴极被耦接至第三掺杂区。依照本专利技术的一个实施例，提供了一种半导体结构的制造方法，该方法包括以下步骤于衬底中形成第一掺杂区；第一掺杂区具有第一导电型；于衬底中形成第二掺杂区；第二掺杂区具有相反于第一导电型的第二导电型；于第二掺杂区中形成第三掺杂区；第三掺杂区具有第一导电型；第一掺杂区与第三掺杂区是通过第二掺杂区互相分开；于第二掺杂区上形成场板结构。依照本专利技术的一个实施例，提供了一种静电放电防护电路，该电路包括第一第一双极结晶体管(BJT)与电阻；电阻耦接在第一 BJT之基极与射极之间。附图说明图I绘示一实施例中半导体结构的上视图。图2绘示一实施例中半导体结构的剖面图。图3绘示一实施例中半导体结构的上视图。图4绘示一实施例中半导体结构的剖面图。图5绘示一实施例中半导体结构的上视图。图6绘示一实施例中半导体结构的剖面图。图7绘示一实施例中半导体结构的上视图。图8绘示一实施例中半导体结构的剖面图。图9绘示一实施例中半导体结构的等效电路。图10绘示一实施例中半导体结构的等效电路。主要元件符号说明12、112、312 :第一掺杂区14、114、214、314 :第二掺杂区16,216 :第三掺杂区1618、20、22、24、26、28、228A、228B、118、120、318、320 :掺杂部分 30、130、330、430 :电阻32、132、332、432 :阳极34、434:阴极36、136、236、336 :场板结构38、260:介电层40、262:导电层42:介电结构44:第一介电部分46A、46B、146A、146B、246A、246B、246C、346A、346B、446、546 :第一双极结晶体管(BJT)50:衬底层52:第二介电部分154、354 :第四掺杂区156、356、556 :第二 BJT258 :分离结构AB、CD、EF、GH :线具体实施例方式图I绘示一实施例中半导体结构的上视图。图2绘示图I的半导体结构沿AB线的剖面图。图3绘示一实施例中半导体结构的上视图。图4绘示图3的半导体结构沿CD线的剖面图。图5绘示一实施例中半导体结构的上视图。图6绘示图5的半导体结构沿EF线的剖面图。图7绘示一实施例中半导体结构的上视图。图8绘示图7的半导体结构沿GH线的剖面图。图9与图10绘示根据实施例的半导体结构的等效电路。请参照图2，半导体结构包括第一掺杂区12、第二掺杂区14与第三掺杂区16。第一掺杂区12可包括掺杂部分18、掺杂部分20与掺杂部分22，具有第一导电型例如N导电型。第二掺杂区14可包括掺杂部分24与掺杂部分26，具有第二导电型例如P导电型。第三掺杂区16可包括掺杂部分28具有第一导电型例如N导电型。第一掺杂区12与第三掺杂区16是通过第二掺杂区14互相分开。于一实施例中，第一掺杂区12与第二掺杂区14是形成在衬底层50上。衬底层50可为块材例如硅，或以掺杂或外延成长的方式形成。第一掺杂区12的掺杂部分22是形成于衬底层50上。掺杂部分22可以掺杂或外延成长的方式形成。掺杂部分22可为埋藏层、深阱或具有多层的叠层结构。第一掺杂区12的掺杂部分20与第二掺杂区14的掺杂部分26可分别利用图案化的掩模层(未显示)对衬底进行掺杂而形成。第一掺杂区12的掺杂部分18可利用图案化的掩模层(未显示)对掺杂部分20进行掺杂而形成。第二掺杂区14的掺杂部分24与第三掺杂区16的掺杂部分28可分别利用图案化的掩模层(未显示)对掺杂部分26进行掺杂而形成。掺杂部分18、掺杂部分22、掺杂部分24与掺杂部分28可为重掺杂的。于其它实施例中，是省略掺杂部分22。介电结构42形成在第一掺杂区12与第二掺杂区14上。介电结构42可包括第一介电部分44与第二介电部分52。第一介电部分44可形成在第一掺杂区12与第二掺杂区14上。第二介电部分52可形成第二掺杂区14上。第一介电部分44与第二介电部分52并不限于如图2所示的区域氧化硅(LOCOS)，也可为浅沟道隔离(STI)。举例来说，第一介电部分44与第二介电部分52可包括氧化物例如氧化硅。场板结构36形成在第二掺杂区14与第一介电部分44上。场板结构36可包括介电层38与形成在介电层38上的导电层40。导电层40可包括金属、多晶娃、金属娃化物。于一实施例中，导电层40是由单层或多层多晶娃构成。于另一实施例中，导电层40是由不 同材料构成的叠层结构。于一实施例中，如图2所示，场板结构36被耦接至第二掺杂区14。阳极32被耦接至第一掺杂区12的掺杂部分18。阴极34被耦接至场板结构36与第三掺杂区16的掺杂部分28。举例来说，第一掺杂区12、第二掺杂区14与第三掺杂区16是形成第一元件类型例如NPN型的第一双极结晶体管(BJT) 46A、46B。第一掺杂区12是作为第一 BJT 46A、46B的集极。第二掺杂区14是作为第一 BJT 46A、46B的基极。第三掺杂区16是作为第一 BJT46A、46B的射极。电阻30被耦接于掺杂部分24与掺杂部分28之间，亦即电阻30被耦接在第一 BJT46A、46B的基极与射极之间。于一实施例中，电阻30可为由场板结构36所造成的寄生电阻。于其它实施例中，电阻30也可以其它的电阻元件形成。于一实施例中，半导体结构是用作静电放电防护(ESD)装置。与第一BJT 46A、46B耦接的电阻30(或由场板结构36造成的寄生电阻)可提供高压的静电放电防护。场板结构36能用以控制触发电压(trigger voltage)。使用场板结构36能提高半导体结构的操作电压与崩溃电压。半导体结构的崩溃电压与触发电压可通过第一掺杂区12的掺杂部分22的宽度来做调整。于实施例中，半导体结构的崩溃电压近似HV装置操作电压。触发电压低于HV装置的崩溃电压。维持电压高。因此，举例来说，相较于一般的硅控整流器(SCR)，实施例的半导体结构能更轻易地避免发生闩锁。于一实施例中，半导体结构可包括金属氧化半导体晶体管(MOS)(例如NMOS与PM0S)或场效晶体管。举例来说，可利用其它的结构设计来改变第一 BJT 46A、46B成为MOS例如NMOS。半导体结构可通过标准的B⑶工艺制造。因此，不需要额外的掩模或工艺。实施例的半导体结构可应用于任何适当的工艺或操作电压本文档来自技高网...

【技术保护点】
一种半导体结构，包括：一第一掺杂区，具有一第一导电型；一第二掺杂区，具有相反于该第一导电型的一第二导电型；一第三掺杂区，具有该第一导电型，其中该第一掺杂区与该第三掺杂区是通过该第二掺杂区互相分开；以及一电阻，耦接于该第二掺杂区与该第三掺杂区之间，其中一阳极被耦接至该第一掺杂区，一阴极被耦接至该第三掺杂区。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈信良，陈永初，吴锡垣，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：