本专利公开了一种基于SCR(Silicon?Controlled?Rectifier)的静电放电(Electrostatic?Discharge，ESD)保护结构，这种ESD保护结构保护电子电路免受ESD损坏。该ESD保护结构包括一种NPNPN形式的双向SCR器件，此双向SCR器件包括两个对称的NMOS管，这两个NMOS的漏区通过N阱相连接，这两个NMOS管分别形成于被深N阱隔离出的P阱中，其中一个NMOS的栅、源区和衬底连接被保护的电子电路的一端，另外一个NMOS的栅、源区和衬底连接被保护的电子电路的另外一端，这两个NMOS管和连接它们漏区的N阱形成NPNPN形式的双向SCR，提供这两端之间的ESD防护。
【技术实现步骤摘要】
本专利技术属于电子
，涉及半导体集成电路芯片的ESD保护电路设计技术，尤其涉及一种SCR结构的ESD保护电路结构。
技术介绍
ESD是直接接触或静电场感应引起的两个不同静电势的物体之间静电荷的传输。当ESD现象发生时,会产生一个上升时间很短(约IOOps IOns)、峰值电流很大的电流脉冲，并会伴随几百微焦耳能量。当ESD脉冲出现在集成电路(Integrated Circuit,简称IC)产品的输入输出端(Input and Output,简称I/O)时,造成内部电路的栅氧化层击穿或pn结热击穿，最终导致集成电路产品的失效。通常栅氧化层的击穿电压要低于Pn结的热击 穿电压，所以CMOS集成电路越来越薄的栅氧化层已成为整个芯片中最容易发生ESD损伤的区域。对ESD损伤的防护手段可以分为两个方面一方面是外部因素，即改善器件和电路的生产、工作、存储环境和规范；另一方面是内部因素，即提高片内ESD保护电路的性能，这方面也是目前提高集成电路抗ESD性能的主要手段。在ESD防护设计中，二极管、三极管、MOS管和SCR通常提供ESD保护电路中关键的ESD电流泄放路径，其中SCR结构具有很小的维持电压，很小的导通内阻，因此SCR结构的ESD保护电路具有很强的ESD电流泄放能力，也就是SCR结构的ESD保护电路，单位面积的ESD防护效率很高。射频信号的频率很高，对ESD保护电路的寄生电容很敏感，过大的ESD保护电路的寄生电容不仅会降低射频电路的性能，还可能误触发ESD保护电路，因此SCR结构的ESD保护电路脱颖而出，在提供很好的ESD保护的同时它的寄生电容也能满足射频信号的要求。图I所示是一种变形的SCR结构,称为低触发的SCR(Low-Voltage Trigger SCR,LVTSCR)，图2是它的等效电路图。阳极(30) —般连接信号端口，阴极(31) —般连接被保护集成电路的地线，在正向ESD脉冲下，LVTSCR器件中的第二 N+注入区(26)、第三N+注入区(27)和第二 P+注入区(29)组成的NMOS的源漏区会发生击穿，触发横向的NPN晶体管(NW/PW/N+)，进而触发垂直方向的PNP晶体管(P+/NW/P_sub)，这两个晶体管形成正反馈，提供一条低阻通路，泄放ESD电流。在负向ESD脉冲下，SCR器件利用寄生的NW/P-sub 二极管泄放ESD电流。但是如果阳极(30)的信号为负压，就会形成阳极(30)到阴极(31)的倒灌，影响被保护集成电路的正常工作。如果阳极(30)的信号频率很高，LVTSCR保护器件的寄生电容较大，可能会误触发ESD保护电路，不便应用于射频电路，另一方面，LVTSCR的触发电压不对称，难以应用于混合电压接口电路的ESD防护。
技术实现思路
通过本专利技术的实施方式可以解决上述提到的问题，本专利技术中，公开了一种低寄生电容的双向SCR静电放电保护结构，该静电放电保护结构包括了一种基于CMOS工艺的NPNPN型双向SCR器件，该双向SCR器件连接于射频信号端口和地之间，能够对信号端口提供对称的、可调的、低触发电压的ESD防护，并且可以接收负压信号。调节NMOS的器件类型和宽度能够得到合适的触发电压，该双向SCR器件的ESD防护能力取决于它的长度。如图3，图4所示，所述SCR包括P型衬底⑴内设有深N阱(2)，深N阱⑵上设有P阱，P阱包括对称的第一 P阱(5a)和第二 P阱(5b)，第三P阱(7)和第四P阱(8)，其中第一 P讲(5a)和第二 P讲(5b)位于外侧,第三P讲(7)和第四P讲⑶位于内侧,P讲侧面注有与P阱结深相同的N阱，其中第一 P阱(5a)和第三P阱(7)间是第一 N阱(6a)，第二 P阱(5b)和第四P阱⑶间是第二 N阱(6b)，第三P阱(7)和第四P阱⑶间是第三N阱(6c)，为了隔离P型衬底⑴和深N阱⑵内的P阱，在P型衬底⑴和深N阱⑵间设置环形N阱(4)，环形N阱(4)外侧设有环形P阱(3);第三P阱(7)内设有第一 P+注入区(11)、第一 N+注入区(13)和第二 N+注入区(15)，第一 N+注入区(13)和第二 N+注入区(15)之间的第三P阱(7)上方具有第一多晶硅区(17)，第一多晶硅区(17)和第三P阱⑵之间具有绝缘层，其中第二 N+注入区(15) 位于内侧，第一 N+注入区(13)位于外侧，第一 P+注入区(11)位于第一 N+注入区(13)的夕卜侧，第二 N+注入区(15)位于第三P阱(7)顶部和第三N阱(6c)顶部相连接的区域；第四P阱⑶内设有第二 P+注入区(12)、第三N+注入区(14)和第四N+注入区(16)，第三N+注入区(14)和第四N+注入区(16)之间的第四P阱⑶上方具有第二多晶硅区(18)，第二多晶硅区(18)和第四P阱⑶之间具有绝缘层，其中第四N+注入区(16)位于内侦牝第三N+注入区(14)位于外侧，第二 P+注入区(12)位于第三N+注入区(14)的外侧，其中第四N+注入区(16)位于第四P阱⑶顶部和第三N阱(6c)顶部相连接的区域；环形N阱(4)顶部设有第五N+注入区(10)，第五N+注入区(10)通过金属和芯片中的高电位相连；第一 P+注入区(11)、第一 N+注入区(13)和第一多晶硅区(17)通过金属导线与被保护的集成电路芯片的端口(19)相连；第二 P+注入区(12)、第三N+注入区(14)和第二多晶硅区(18)通过金属导线与被保护的集成电路芯片的地线(20)相连；环形P阱(3)顶部和环形N阱(4)顶部相连的区域，第一 P+注入区(11)和第五N+注入区(10)之间，第二 N+注入区(15)和第四N+注入区(16)之间，第二 P+注入区(12)和第五N+注入区(10)之间覆盖浅槽隔离层。上述技术方案还可以有一些变形方案如图5所示，在图3的基础上，去掉第二 N+注入区(15)和第四N+注入区(16)之间的STI，连接第二 N+注入区(15)和第四N+注入区(16)形成新的N+注入区(33)。上述方案中，所述一种低寄生电容的双向SCR静电放电保护结构，提供PS模式(I/O管脚接受正向ESD脉冲，地管脚接地)和NS模式(I/O管脚接受负向ESD脉冲，地管脚接地)的ESD防护。本专利技术提供的一种低寄生电容的双向SCR静电放电保护结构具有以下特点使用双向SCR器件的静电放电保护结构，寄生电容比常规LVTSCR的小50%，对电路的影响很小，适合于射频电路。使用双向SCR具有较低的，对称的，并且可调的触发电压，适合于低压电路，能有效的保护集成电路的内部电路。因为双向SCR使用深N阱，因此可以接收负压信号，适合于有负压信号的集成电路。附图说明图I为常规LVTSCR ESD保护电路结构的剖面示意图。图2为常规LVTSCR ESD保护电路结构的等效电路图。图3为本专利技术提供的第一种双向SCR ESD保护电路结构的剖面示意图。图4为本专利技术提供的第一种双向SCR ESD保护电路结构的等效电路图。 图5为本专利技术提供的第二种双向SCR ESD保护电路结构的剖面示意图。具体实施例方式一种低寄生电容的双向SCR静电放电保护结构，如图3所示，包括两个对称的在深N阱上的NMOS管，由于这两个NMOS管的漏区通过N阱相连，形成对称的SCR结构，所述对本文档来自技高网...
【技术保护点】
一种双向SCR静电放电保护结构，对集成电路芯片提供ESD保护，其特征在于双向SCR静电放电保护结构包括双向SCR器件，其中，所述双向SCR器件包括P型衬底(1)，P型衬底(1)内设有深N阱(2)，深N阱(2)上设有P阱，P阱包括对称的第一P阱(5a)和第二P阱(5b)，第三P阱(7)和第四P阱(8)，其中第一P阱(5a)和第二P阱(5b)位于外侧，第三P阱(7)和第四P阱(8)位于内侧，P阱侧面注有与P阱结深相同的N阱，其中第一P阱(5a)和第三P阱(7)间是第一N阱(6a)，第二P阱(5b)和第四P阱(8)间是第二N阱(6b)，第三P阱(7)和第四P阱(8)间是第三N阱(6c)，为了隔离P型衬底(1)和深N阱(2)内的P阱，在P型衬底(1)和深N阱(2)间设置环形N阱(4)，环形N阱(4)外侧设有环形P阱(3)；第三P阱(7)内设有第一P+注入区(11)、第一N+注入区(13)和第二N+注入区(15)，第一N+注入区(13)和第二N+注入区(15)之间的第三P阱(7)上方具有第一多晶硅区(17)，第一多晶硅区(17)和第三P阱(7)之间具有绝缘层，其中第二N+注入区(15)位于内侧，第一N+注入区(13)位于外侧，第一P+注入区(11)位于第一N+注入区(13)的外侧，第二N+注入区(15)位于第三P阱(7)顶部和第三N阱(6c)顶部相连接的区域；第四P阱(8)内设有第二P+注入区(12)、第三N+注入区(14)和第四N+注入区(16)，第三N+注入区(14)和第四N+注入区(16)之间的第四P阱(8)上方具有第二多晶硅区(18)，第二多晶硅区(18)和第四P阱(8)之间具有绝缘层，其中第四N+注入区(16)位于内侧，第三N+注入区(14)位于外侧，第二P+注入区(12)位于第三N+注入区(14)的外侧，其中第四N+注入区(16)位于第四P阱(8)顶部和第三N阱(6c)顶部相连接的区域；环形N阱(4)顶部设有第五N+注入区(10)，第五N+注入区(10)通过金属和芯片中的高电位相连；第一P+注入区(11)、第一N+注入区(13)和第一多晶硅区(17)通过金属导线与被保护的集成电路芯片的端口(19)相连；第二P+注入区(12)、第三N+注入区(14)和第二多晶硅区(18)通过金属导线与被保护的集成电路芯片的地线(20)相连；环形P阱(3)顶部和环形N阱(4)顶部相连的区域，第一P+注入区(11)和第五N+注入区(10)之间，第二N+注入区(15)和第四N+注入区(16)之间，第二P+注入区(12)和第五N+注入区(10)之间覆盖浅槽隔离层。...
【技术特征摘要】
【专利技术属性】
技术研发人员：孙磊，张颖，潘亮，沈红伟，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：
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