具有稳压电路的半导体集成电路制造技术

本发明专利技术提供一种半导体集成电路，包括：第一电压供应单元；第二电压供应单元，所述第二电压供应单元被配置为供应电平不同于所述第一电压供应单元的电平的电压；以及稳压单元，所述稳压单元连接在所述第一电压供应单元与所述第二电压供应单元之间，且包括至少一个放电通道，所述至少一个放电通道包括钳位部和放电部，所述钳位部被配置为暂时降低从所述第一电压供应单元或所述第二电压供应单元引入的电压的电平，所述放电部被配置为将经过所述钳位部的电压放电至所述第二电压供应单元或所述第一电压供应单元。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，更具体地，涉及一种具有需要更小的电路面积并将静电放电的稳压电路的半导体集成电路。
技术介绍
被设计用于低于5V的电源的半导体集成电路可能因为静电的引入和产生而被损坏或破坏。为了防止静电引入半导体集成电路，半导体集成电路可以具有静电保护电路。例如，静电保护电路可以在焊盘与电源端子之间放置反向二极管以将静电放电。这种反向二极管是通过实施MOS晶体管结构而形成的。然而，为了防止受到静电损坏，MOS晶体管型的反向二极管在尺寸上要大。大的反向二极管尺寸阻碍了半导体集成度的增加。
技术实现思路
在以下的公开中说明一种能够减少电路面积并对静电放电的半导体集成电路。在本专利技术的一个不例性实施例中，一种半导体集成电路包括；第一电压供应单兀；第二电压供应单元，所述第二电压供应单元被配置为供应具有与所述第一电压供应单元不同电平的电压；以及稳压单元，所述稳压单元连接在所述第一电压供应单元与所述第二电压供应单元之间，包括至少一个放电通道，所述至少一个放电通道包括钳位部，所述钳位部被配置为暂时降低从所述第一电压供应单元或所述第二电压供应单元引入的电压的电平；以及放电部，所述放电部被配置为将经过所述钳位部的电压放电至所述第二电压供应单元或所述第一电压供应单元。在本专利技术的另一个示例性实施例中，一种半导体集成电路包括第一放电通道，所述第一放电通道连接在电源电压供应单元与焊盘之间，且所述第一放电通道包括与所述焊盘连接的第一钳位部以及连接在所述第一钳位部与所述电源电压供应单元之间的第一放电部；以及第二放电通道，所述第二放电通道连接在所述焊盘与接地电压供应单元之间，且所述第二放电通道包括与所述焊盘连接的第二钳位部以及连接在所述第二钳位部与所述接地电压供应单元之间的第二放电部。附图说明结合附图描述本专利技术的特征、方面和实施例，在附图中图I是说明本专利技术的一个方面的框图2A是说明根据本专利技术的一个实施例的具有稳压电路的半导体集成电路的电路图；图2B是图2A的等效电路图；图2C是说明图2B的结电容器的半导体集成电路的局部截面图；图3A是根据本专利技术的另一个实施例的具有稳压电路的半导体集成电路的电路图；图3B是图3A的等效电路图；图3C和图3D是说明包括图3A所示的钳位部的MOS晶体管的平面图；·图4A是根据本专利技术的另一个实施例的具有稳压电路的半导体集成电路的电路图；图4B是说明包括图4A所示的钳位部的MOS晶体管的平面图；图5是根据本专利技术的另一个实施例的具有稳压电路的半导体集成电路的电路图；图6A是根据本专利技术的另一个实施例的具有稳压电路的半导体集成电路的电路图；图6B是图6A的等效电路图；图7A是说明根据本专利技术的另一个实施例的具有稳压电路的半导体集成电路的电路图；图7B是图7A的等效电路图；图8A是说明根据本专利技术的另一个实施例的具有稳压电路的半导体集成电路的电路图；以及图8B是图8A的等效电路图。具体实施例方式以下将结合附图通过示例性实施例来说明根据本专利技术的具有稳压电路的半导体集成电路。参见图I，半导体集成电路100包括第一电压供应单元120、第二电压供应单元150和稳压单元200。第一电压供应单元120和第二电压供应单元150可以供应不同的电压电平。例如，第一电压供应单元120和第二电压供应单元150可以作为诸如电源电压供应单元VDD、接地电压供应单元VSS、以及焊盘来工作，所述焊盘是被提供有外部信号的端子。选择第一电压供应单元120和第二电压供应单元150来执行不同的功能。稳压单元200连接在第一电压供应单元120与第二电压供应单元150之间。稳压单元200可以包括钳位部250a和放电部250b。钳位部250a和放电部250b在稳压单元200中的相对位置可以根据第一电压供应单元120和第二电压供应单元150的电压电平而定。参见图1，钳位部250a和放电部250b的连接节点定义为“A”。钳位部250a可以设置在A的与较高电平的电源单元连接的一侧，放电部250b可以设置在A的与较低电平的电源单元连接的一侧。例如，所述较高电平的电源为第一电压供应单元120，而所述较低电平的电源为第二电压供应单元150。例如，当尖峰电压(peak voltage)诸如从第一电压供应单元120引入的静电输入到钳位部250a时,钳位部250a可以起到暂时向下缓冲(down_buffer)所述尖峰电压的作用。换言之，钳位部250a暂时放电，并将所述尖峰电压钳位。钳位部250a可以包括正向二极管，例如连接成正向二极管的NMOS或PMOS晶体管。然而，本专利技术并不局限在NMOS或PMOS晶体管，也可以使用多晶硅电阻器或金属电阻器。放电部250b可以连接在连接节点A与第二电压供应单元150之间，并起到将缓冲的尖峰电压放电的作用。放电部250b可以包括反向二极管，例如连接成反向二极管的NMOS或PMOS晶体管。附图标记Cj代表形成在反向二极管的结区中的寄生结电容器。放电部250b将首先被钳位部250a钳位了的尖峰电压放电。放电部250b可以利用小的电路面积消除静电。在本专利技术中未使用具有大的电路面积的MOS晶体管将整个尖峰电压放电。而是，在本专利技术中，钳位部250a主要是降低尖峰电压的电压电平。由于较低电平的电压和电荷被输入到放电部250b，因此在不需使用大的电路面积的情况下也可以容易地将静电放电。·下面描述本专利技术的半导体集成电路可以如何操作。虽然本专利技术不受以下描述的限制，但以下的描述将假设第一电压供应单元120的电压电平高于第二电压供应单元150的电压电平。当从第一电源单元120输入诸如静电的较高电平的电压到钳位部250a时，钳位部可以将输入的电压钳位。然后，被钳位的电压经由放电部250b放电。参见图2A和图2C，半导体集成电路IOOa可以包括稳压单元210，稳压单元210包括两个放电通道pathl和path2。稳压单元210形成在电源电压供应单元121 (VDD)与接地电压供应单元151 (VSS)之间。稳压单元210可以包括第一放电通道pathl和第二放电通道path2。第一放电通道pathl被配置为将从电源电压供应单元121输入的尖峰电压放电，而第二放电通道path2被配置为将从接地电压供应单元151输入的尖峰电压放电。第一放电通道pathl可以包括起钳位部250a作用的第一 NMOS晶体管NI以及起放电部250b作用的第一 PMOS晶体管Pl。第一 NMOS晶体管NI可以连接成正向二极管以起实际的电阻器的作用。更具体地，第一 NMOS晶体管NI包括与电源电压供应单元121连接的漏极、与漏极连接的栅极、以及与第一 PMOS晶体管Pl连接的源极。相反地，第一 PMOS晶体管Pl可以连接成反向二极管用以放电。更具体地，第一 PMOS晶体管Pl包括与第一 NMOS晶体管NI的源极连接的源极、与源极连接的栅极、以及与接地电压供应单元151连接的漏极。第二放电通道path2可以包括起放电部250b作用的第二 NMOS晶体管N2以及起钳位部250a作用的第二 PMOS晶体管P2。在第二 NMOS晶体管N2中，栅极和源极彼此连接以形成反向二极管。相反地，在第二 PMOS晶体管P2中，栅极和漏极彼此连接以形成正向二极管。参见图2B，第一放电通道pathl具有正向本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：第一电压供应单元；第二电压供应单元，所述第二电压供应单元被配置为供应电平与所述第一电压供应单元的电平不同的电压；以及稳压单元，所述稳压单元连接在所述第一电压供应单元与所述第二电压供应单元之间，且包括至少一个放电通道，所述至少一个放电通道包括钳位部和放电部，所述钳位部被配置为暂时降低从所述第一电压供应单元或所述第二电压供应单元引入的电压的电平，所述放电部被配置为将经过所述钳位部的电压放电至所述第二电压供应单元或所述第一电压供应单元。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金宗洙，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：