半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，所述半导体器件包括：半导体衬底，所述半导体衬底被划分成限定在第一方向上的单元区和外围电路区，其中，外围电路区被划分成限定在与第一方向实质正交的第二方向上的第一区和第二区；栅极线，所述栅极线被形成在单元区中的半导体衬底之上且被布置在第二方向上；以及电容器，所述电容器包括处在半导体衬底之上的下电极、电介质层和上电极，其中，第一区和第二区中的下电极在第一方向上相互间隔开且在第一区中相互耦接；电介质层沿着第二区中的下电极的表面形成；并且上电极被形成在电介质层之上。

【技术实现步骤摘要】

本专利技术的实施例涉及一种，更具体而言，涉及一种具有电容器的。
技术介绍
半导体存储器件包括用于储存数据的单元区以及用于传送驱动电压的外围电路区。单元区和外围电路区内设置有存储器单元、开关晶体管和电容器。电容器被配置为累积电荷。半导体器件可以具有布置在预定区域中并相互串联或并联耦接以获得所需电容的电容器。现有存储器件中的一些存储器件使用被配置用于高电容器件的电容器而不是被配置用于低电容器件的电容器，这是因为这些器件不管所需的电容如何都包括相同尺寸的电容器。然而，由于高电容的电容器占据大的空间，因此一些电容器如果未被要求具有高电容的话，就不必要地占用了空间。半导体器件中的不必要的空间消耗会降低半导体器件的集成度，因而使面积效率劣化。
技术实现思路
低电容电容器可以通过在与半导体衬底实质垂直的方向上形成电容器的工艺来减小占据的面积。根据本专利技术的一个实施例，一种半导体器件包括半导体衬底，在所述半导体衬底中在第一方向上限定有单元区和外围电路区，其中，所述外围电路区包括限定在与所述第一方向实质正交的第二方向上的第一区和第二区；栅极线，所述栅极线被形成在所述单元区中的半导体衬底之上并且被布置在所述第二方向上；以及电容器，所述电容器包括处在所述半导体衬底之上的下电极、电介质层和上电极，其中，所述第一区和所述第二区中的下电极在所述第一方向上相互间隔开并且在所述第一区中相互耦接；所述电介质层沿着所述第二区中的下电极的表面形成；并且所述上电极被形成在所述电介质层之上。所述下电极包括第一导电层图案，所述第一导电层图案被形成在所述第一区和所述第二区的半导体衬底之上，并在所述第一方向上相互间隔开；以及第三导电层，所述第三导电层在所述第一区中将所述第一导电层图案相互电耦接。所述第一导电层图案由掺杂的多晶硅形成。所述上电极包括形成在所述第二区中的电介质层之上的第二导电层和金属层。所述第二导电层由掺杂的多晶硅形成。所述金属层由钨(W)、钨硅化物(WSix)、铝(Al)或钛(Ti)形成。根据本专利技术的另一个实施例，一种半导体器件包括半导体衬底，在所述半导体衬底中在第一方向上限定有单元区和外围电路区，其中，所述外围电路区包括限定在与所述第一方向实质正交的第二方向上的第一区和第二区；隔离层，所述隔离层被形成在所述单元区和所述外围电路区中的半导体衬底中，并在所述第一方向上相互间隔开，其中，所述隔离层的部分从所述半导体衬底向上突出；栅绝缘层图案，所述栅绝缘层图案在所述单元区中的隔离层之间的半导体衬底之上相互间隔开，并且沿第一方向被形成在所述外围电路区中的隔离层之间的半导体衬底之上；第一导电层图案，所述第一导电层图案被形成在所述单元区和所述外围电路区的栅绝缘层图案之上；电介质层，所述电介质层在所述单元区中沿着所述第一导电层图案和所述隔离层的表面形成在第二方向上，并且在所述第二区中沿着所述第一导电层图案和所述隔离层的表面形成；第二导电层，所述第二导电层被形成在所述单元区和所述第二区的电介质层之上；以及第三导电层，所述第三导电层被形成为在所述第一区中将所述第一导电层图案相互电耦接，其中，电容器包括下电极和上电极，所述下电极由所述第一区中的第三导电层以及所述第一区和所述第二区中的第一导电层图案形成，所述上电极由所述第二区中的第二导电层形成。 所述第一导电层图案由掺杂的多晶硅形成。所述第二导电层包括层叠的掺杂多晶娃层与金属层。所述电介质层包括顺序层叠的氧化物层、氮化物层和氧化物层，或由高K材料形成。所述高K材料是A1203、HfOx和TiO中的一种。根据本专利技术一个实施例，一种制造半导体器件的方法包括以下步骤在半导体衬底中在第一方向上限定出单元区和外围电路区，并且在所述外围电路区中在与所述第一方向实质正交的第二方向上限定出第一区和第二区；在所述半导体衬底之上形成栅绝缘层和第一导电层；通过从所述单元区和所述外围电路区部分地去除所述第一导电层、所述栅绝缘层和所述半导体衬底而形成将所述栅绝缘层的图案和所述第一导电层的图案分隔开的沟槽；通过用绝缘材料部分地填充所述沟槽而形成隔离层，并且在所述隔离层的顶部部分形成凹陷以部分地暴露出所述第一导电层的图案的侧壁；沿着包括所述隔离层的整个结构的表面形成电介质层；在所述电介质层之上形成第二导电层以填充所述凹陷；通过从所述单元区部分地去除所述第二导电层、所述电介质层、所述第一导电层的图案、以及所述栅绝缘层的图案而在所述单元区中形成布置在所述第二方向上的栅极线；通过从所述第一区去除所述第二导电层和所述电介质层而暴露出所述第一导电层的图案；以及形成第三导电层以将暴露在所述第一区的所述第一导电层的图案相互电耦接，以及形成包括下电极和上电极的电容器，其中，所述第一导电层的图案和所述第三导电层成为所述下电极，所述第二区中的第二导电层成为所述上电极。所述第一导电层包括掺杂的多晶硅层。通过层叠掺杂的多晶硅层与金属层来形成所述第二导电层。所述金属层由钨(W)、钨硅化物(WSix)、铝(Al)或钛(Ti)形成。所述电介质层通过顺序层叠氧化物层、氮化物层和氧化物层而形成，或由高K材料形成。所述高K材料由A1203、HfOx或TiO形成。一种半导体存储器件，包括栅极线，所述栅极线被配置为在单元区中充当字线；外围区中的下电极，每个下电极具有与每个栅极线相同的结构；导电层图案，所述导电层图案被配置为将所述下电极相互连接；上电极，所述上电极被配置为在所述外围区中充当电容器的两个电极中的一个电极；以及电介质层，所述电介质层被配置为在所述外围区中将所述下电极与所述上电极隔离，其中，所述下电极和所述导电层图案充当所述电容器中的两个电极中的另一个电极。所述半导体存储器件还包括位于所述栅图案之间以将所述栅图案相互隔离开、以及位于所述下电极之间以将所述下电极图案相互隔离开的隔离层。所述栅图案和所述下电极图案包括掺杂的多晶硅层，而所述上电极包括钨(W)、钨硅化物(WSix)、铝(Al)和钛(Ti)中的一种。所述电介质层包括Al203、Hf0x、Ti0以及氧化物层、氮化物层和氧化物层的叠层中的一种。附图说明图IA至图IF是说明根据本专利技术一个实施例的制造电容器的方法的截面图； 图2是形成栅极线之后的单元区的三维视图；图3是形成栅极线之后的外围电路区的三维视图；图4是根据本专利技术一个实施例的电容器的三维视图；以及图5是根据本专利技术另一个实施例的电容器的三维视图。具体实施例方式在下文中，将参照附图详细地描述本专利技术的各个实施例。提供附图以使本领域技术人员能根据本专利技术的示例性实施例实施和使用本专利技术。图IA至图IF是说明根据本专利技术一个实施例的制造电容器的方法的截面图。参见图1A，在半导体衬底100中在第一方向上限定出单元区和外围电路区。外围电路区包括处在与第一方向实质正交的第二方向上的第一区和第二区。在半导体衬底100之上顺序地层叠用于浮栅的栅绝缘层102和第一导电层104。可以在第一区和第二区中形成下电极；上电极和下电极可以在第二区中相互重叠。栅绝缘层102可以包括氧化物层。第一导电层104可以由掺杂的多晶硅形成。由于第一导电层104在单元区充当浮栅而在外围电路区充当电极，因此第一导电层104可以具有IOnm或更大的厚度。参见图1B,可以在第一导电层104之上形成硬掩模106本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，在所述半导体衬底中在第一方向上限定有单元区和外围电路区，其中，所述外围电路区包括限定在与所述第一方向实质正交的第二方向上的第一区和第二区；栅极线，所述栅极线被形成在所述单元区中的半导体衬底之上并且被布置在所述第二方向上；以及电容器，所述电容器包括处在所述半导体衬底之上的下电极、电介质层和上电极，其中，所述第一区和所述第二区中的下电极在所述第一方向上相互间隔开并且在所述第一区中相互耦接；所述电介质层沿着所述第二区中的下电极的表面形成；并且所述上电极被形成在所述电介质层之上。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：安正烈，李闰敬，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：